专利名称：将防护环或接触形成到soi衬底的方法
技术领域：
本发明涉及孩i电子器件及其制造。
背景技术：
在普通半导体衬底中，晶体管的有源半导体区域被设置在相反掺杂的 体半导体区域的阱区域中。在这样的结构中，阱与体半导体区域之间的结
电容会影响性能。为了提高性能， 一些微电子器件具有在绝缘体上硅
("SOI")衬底的SOI层中的有源半导体区域。SOI层通过诸如掩埋氧化 物("BOX")层或其它介电层的绝缘层而与衬底的主或"体，，半导体区域 分隔。绝缘层通过消除在SOI层与体半导体区域之间的结电容而改善了性能。
然而，SOI村底比普通半导体衬底更为复杂。需要更复杂的处理以形 成器件，并确保器件在使用期间维持功能性。具体而言，SOI衬底需要穿 过BOX层并接触体半导体区域的导电过孔。以该方式，SOI衬底用作器 件的公共节点或接地节点。图l示例出现有技术的接触结构，其中导电部 件10延伸穿过受应力的氮化硅层12，且通过覆盖有硅化物层44的多晶硅 插塞14而与SOI衬底20的体半导体区域16电连接。
现有技术的接触结构的一个缺点为仅仅为了形成接触结构就需要许 多处理步骤。为了形成接触结构，SOI衬底20 (图2)被光可成像层 (photoimageable layer) 26 (例如光致抗蚀剂层)覆盖，其中该SOI衬底 20具有设置在其中的沟槽隔离区域24和设置在其上的氮化物层22，然后 光可成像层26被构图以在沟槽隔离区域24的边界内形成开口 28，如图2 所示。如图3所示，通过光致抗蚀剂层26而在沟槽隔离区域24和衬底的
6BOX层18中构图开口 30,从而在开口内暴露体半导体区域16。如图4 所示，去除光致抗蚀剂，然后用多晶硅层32填充在沟槽隔离区域24和BOX 层18中的开口，以接触体半导体区域16。然后，减小与体半导体区域16 接触的多晶硅填充物32的高度，并平面化至沟槽隔离区域24和衬垫氮化 物层22的主表面(图5)。如图6所示，然后去除衬垫氮化物层，在该情 况下，多晶硅插塞32可向上突出在衬底的有源半导体区域42之上。可形 成诸如场效晶体管40的器件，其具有设置在有源半导体区域42内的沟道 区域41。再次参考图l，然后，在多晶硅插塞14的顶上和FET40的栅极 导体的顶上形成硅化物区域44和45,之后形成层间介电层46。然后，形 成导电部件10和过孔50,其延伸穿过层间介电层46和受应力的氮化物层 12以接触珪4匕物层44和45。
在这样的现有技术的方法中，关于图3、 4、及5描述的处理的唯一目 的为形成多晶硅插塞14,其构成了与体半导体区域16接触的导电结构的 一部分。因此，希望减小形成导电接触结构所需的处理量。
发明内容
根据本发明的一个实施例，提供一种形成与绝缘体上半导体("SOI") 衬底的体半导体区域接触的导电部件的方法。在覆于沟槽隔离区域上面的 保形层中形成笫 一开口 。所述沟槽隔离区域与所述衬底的SOI层共享边缘。 希望地，在所述保形层的顶面和所述沟槽隔离区域之上沉积介电层。然后， 形成笫二开口，所述第二开口延伸穿过所述介电层和所述保形层中的所述
第一开口。希望地，在所述第二开口内暴露所述体半导体区域的部分和所 述保形层的顶面。然后，可以用金属或半导体中的至少一种填充所述第二 开口 ，以形成与所述体半导体区域的暴露的部分和所述保形层的顶面接触 的导电部件。
优选地，所述导电部件的宽度和长度中的每一个都对准所述SOI衬底 的主表面，其中所述长度比所述宽度大不止十倍。
根据本发明另一实施例，提供一种微电子结构，其可包括与绝缘体上半导体("SOI")衬底的体半导体区域接触的导电部件。沟槽隔离区域覆 于掩埋介电层上面。所述沟槽隔离区域与所述SOI层共享边缘。希望地，
保形层覆于所述沟槽隔离区域上面。所述保形层具有顶面和开口，所述开 口限定从所述顶面朝所述沟槽隔离区域延伸的壁。所述保形层的所述顶面 包括邻近所述壁的唇部。希望地，介电层覆于所述保形层的所述顶面上面。 希望地，将导电部件设置为与所述体半导体区域导电连通。例如，所述导 电部件可基本上由半导体、金属、或导电的金属化合物中的至少一种构成。 所述导电部件可延伸穿过所述介电层、所述保形层中的开口、所述沟槽隔 离区域以及所述掩埋介电层。希望地，所述导电部件与所述保形层的唇部 接触。
图l是示例包括导电过孔的现有技术的结构的截面图。
图2-6是示例制造图1所示的现有技术的结构的方法的截面图。
图7A是示例根据本发明的实施例的包括多个微电子元件且均具有防 护环的村底的平面图。
图7B是示例才艮据本发明的实施例的具有防护环和导电过孔的微电子 元件的一部分的局部平面图。
图7C是示例根据本发明的实施例的具有导电过孔的微电子元件的一 部分的局部平面图。
图7D是示例根据本发明的实施例的如图7A或7B所示的微电子元件 的截面图。
图8-13是示例根据本发明的实施例的制造图7D所示的微电子元件的 各阶段的截面图。
图14是示例根据图7D所示的实施例的变型的微电子元件的截面图。 图15-16是示例制造图7D所示的微电子元件的各阶段的截面图。 图17是示例才艮据本发明的实施例的孩i电子元件的另 一变型的截面图。 图18是示例才艮据本发明的实施例的微电子元件的另 一变型的截面图。
8
具体实施例方式
微电子结构，例如半导体芯片，并描述制造这样的结构的方法。图7A是 示例衬底70 (例如晶片或晶片的一部分)的平面图，该衬底包括多个单独 的区域74。每个区域74典型地代表微电子结构，例如在其上具有集成电 路的半导体芯片或部分的这样芯片。线76指示这些区域的边界。在一个实 例中，线76指示切割道的位置，在切割道的位置处，区域74将被分隔成 单独的芯片。导电防护环80确定区域74的区域72的界限或至少基本上围 绕区域74的区域72，例如单独的芯片的区域72或小于单独的芯片的面积 的区域。防护环可用作对离子或水气的传输的阻挡层，有益于其所围绕的 微电子器件的可靠性。由防护环所包围的区域72典型地代表芯片的器件区 域，即，包含微电子器件的区域。通常由附加的上覆的金属过孔和布线的 环来补充完成的樣i电子芯片的防护环，该上覆的环覆于图7D所示的防护 环110上面并延伸穿过设置在微电子芯片上的布线层的大部分或所有厚 度。
在图7B提供的平面图中更详细地示例出 一个区域74的片段78。如其 中所示，邻近切割道76的防护环80在方向86、 88上延伸。防护环80被 制造成与SOI衬底的体半导体区域接触，这将在下面更详细地描述。导电 过孔82、 84与衬底的SOI层的器件区域72中的孩i:电子器件的一个或多个 有源半导体区域接触。
可替代地，如图7C所示，替代防护环，可以将导电部件设置为导电 过孔81的形式，其与SOI衬底的体半导体区域接触。如图7C所示，导电 过孔81可邻近图7C所示例的切割道76。可替代地，导电过孔81可位于 其它位置，例如嵌入在器件区域72内，或在由防护环80所围绕的区域内 (图7B )。
图7D是示例才艮据本发明的实施例的具有导电部件IIO(例如防护环或 导电衬底接触过孔)的微电子结构的详细截面图。为便于参照，导电部件将净皮描述为防护环。然而，下面的对导电部件及其制造的描述也可以应用
于导电衬底接触过孔81 (图7C)。
防护环110与SOI衬底120的体半导体区域116导电连通。SOI衬底 典型地包括绝缘体上硅结构，其具有单晶硅器件层108，且单晶硅器件层 108通过掩埋氧化物("BOX")层118而与体半导体区域116分隔。器件 层108实质上由硅构成，或包括硅的合金，例如除其他材料之外的硅锗、 硅碳，或者器件层可包括实质上由硅构成的一部分和实质上由硅合金构成 的另一部分。第一沟槽隔离区域124使芯片的邻近切割道76的边缘区域与 包含微电子器件(例如n型场效应晶体管(NFET) 140和p型场效应晶 体管(PFET) 150)的器件区域分隔。至少第一保形层126以及，希望地， 第二保形层132覆于衬底的有源半导体层108 ( SOI层)和沟槽隔离区域 124、 224的上面。
保形层的顶面129与层间介电层114相邻。由上至下依序地，防护环 110覆于保形层126的在顶面129处的唇部(lip portion ) 128的上面并希 望地与之接触。防护环110延伸穿过层内介电("ILD")层114、沟槽隔 离区域124、以及SOI衬底的BOX层118。进一步如图7D所示，笫一保 形层126覆于NFET 140上面。典型地，保形层126包括内部受应力的介 电材料。例如，保形层126可包括具有内部应力的氮化硅。内部应力的量 值通常大于0.5千兆帕斯卡(GPa)。保形层126可具有拉伸或压缩的内 部应力。希望地，保形层126具有量值大于约1.0Gpa的拉伸应力，以向 NFET的沟道区域施加有益的拉伸应力。
进一步如图7D所示，可沿第一保形层126的壁130设置隔离物 (spacer) 127。典型地，通过构图覆于PFET 150上的第二保形层132的 处理来形成隔离物127。保形层132也可以包括内部受应力的氮化硅层。 希望地，保形层132具有量值大于约1.0Gpa的压缩应力，以向PFET的 沟道区域施加有益的压缩应力。
NFET 140和PFET 150分别具有设置在衬底120的SOI层108中的 有源半导体区域142和152。有源半导体区域通过笫二沟槽隔离区域224而被分隔。第一接触过孔120延伸穿过第一保形层126以接触硅化物层 144，珪化物层144与NFET的有源半导体区域142导电连通。第二接触 过孔212延伸穿过第二保形层132以接触PFET 150的栅极导体的珪化物 层156。典型地，还存在其它导电过孔(未示出)，其延伸穿过ILD层114 以及第一与第二保形层126、 132，以分别接触NFET的栅极导体的珪化物 层146及接触覆于PFET的有源半导体区域152上的硅化物层154。
现在将描述制造图7A-7B及7D (或可替换地，图7C-7D)所示的微 电子结构的方法。在如图8所示的制造初始阶段，第一沟槽隔离区域224 使衬底的SOI层108的有源半导体区域142、 152彼此分隔。第二沟槽隔 离区域124使有源半导体区域142与SOI层的另一半导体区域162 (例如 邻近切割道76的半导体区域或芯片的边缘区域)分隔。
如图9所示，在各自的有源半导体区域中形成微电子器件。例如，可 以形成具有位于有源半导体区域142中的沟道区域的NFET 140，并可以 形成具有位于有源半导体区域152中的沟道区域的PFET 150。形成珪化 物区域146、 156,其提供对每一个晶体管的栅极导体的低接触电阻连接， 并且硅化物区域144、 154分别提供对有源半导体区域142、 152的低接触 电阻连接。
接下来，如图IO所示，沉积第一保形层126 (例如，拉伸应力氮化硅 层)以覆于PFET和NFET、沟槽隔离区域124、 224以及半导体区域162 的上面。然后，沉积诸如二氧化硅层的硬掩模层164以覆盖第一保形层126。 如图11所示，通过光刻构图形成抗蚀剂掩模层170，然后相应地构图硬掩 才莫层164和第一保形层126，以形成在沟槽隔离区域124之上的开口 228 和在PFET 150之上的开口 。
之后，如图12所示，去除光致抗蚀剂^^模层，并在包括PFET150、 NFET 140、笫一保形层126、硬掩模层164的结构之上和开口 128内沉积 第二保形层132。然后，如图13所示，形成另一抗蚀剂掩才莫层180，之后， 选择性地去除第二保形层132的暴露的部分。例如，可使用选择性地攻击 氮化硅的蚀刻工艺，以相对于氧化物硬掩模层164而去除第二保形氮化硅层132。该工艺导致沿笫一保形层126的壁130形成隔离物127，而隔离物 127包括经过蚀刻第二保形层132而剩余的材料。
之后，可以如此去除氧化物层164，使得仅在沟槽隔离区域224之上 在笫一保形氮化物层126上方保留氧化物层164的一部分。在这里，如图 13所示，氧化物层164可夹在第一保形层126与上覆的第二保形层132之 间。
再次参考图7D,为了完成该结构，在结构之上沉积ILD层114，然后 在ILD层中在对应于导电过孔110、 210和212的位置构图接触孔。ILD 层114典型地包括硅的氧化物或实质上由硅的氧化物构成，其可为掺杂的 或可为未掺杂的，例如掺杂的硅酸盐玻璃。通过形成光致抗蚀剂掩模开口 并相应地进行蚀刻，形成对应于防护环110的开口，其延伸穿过ILD层、 沟槽隔离区域124、及BOX层。在一个实例中，ILD层、沟槽隔离区域和 BOX层中的每一个实质上由硅的氧化物构成。在蚀刻工艺期间，优选根据 形成接触孔(在其中将形成过孔210、 212)的要求而控制条件。例如，控 制蚀刻工艺条件以允许足够量的时间来形成延伸穿过第 一和第二保形层 126、 132的开口，而不论开口出现在晶片上何处。在这样的条件下，然后， 蚀刻工艺将足以形成对应于过孔110的接触孔。
可在与形成用于过孔210、212的接触孔不同的条件下形成对应于防护 环110的开口。例如，通过选择性地保持存在于保形层126、 132中的氮化 硅材料的工艺来形成对应于防护环110的开口。以该方式，保持了保形层 126的顶面的唇部128,其邻近隔离物127和沟槽隔离区域124中的开口。 然后，可以如此形成防护环，以使其接触或直接位于保形氮化物层的唇部 128之上。还可以同时地形成位于ILD层中的对应于过孔210、 220的位 置的开口，这样的开口使得各氮化珪层126、 132的顶面暴露。
为了形成在其中将设置导电过孔210、 212的孔，可利用 一工艺蚀刻 穿过氮化硅层126、 132，使各硅化物层144、 156暴露。然后，沉积半导 体、金属、导电的金属化合物、或这些材料的組合，以填充接触孔，由此 形成图7D所示的防护环110和导电过孔210与212。半导体可以包括多晶半导体(例如多晶硅或其它多晶半导体)或非晶半导体材料。例如，导电的金属化合物包括硅化物、导电金属氮化物等、或其组合。
图14示例出上迷实施例(图7D)的一种变型，其中，导电部件310(即，如上所述的导电过孔或防护环(图7B-7C))接触压缩应力氮化物层332 (而非拉伸应力的氮化物层)的唇部328。
为制造导电部件310，使得一个光掩模上的图形如此变化，以便在所产生的抗蚀剂图形370 (图15)中暴露大部分的STI区域124，而通过抗蚀剂保护NFET之上的拉伸应力氮化物层326和氧化物硬掩模层364。随后，沉积压缩应力氮化物层332 (图16 ),其接触STI区域124和珪化物
之后，利用光掩模限定具有开口的抗蚀剂图形380，通过该开口从NFET340的顶上去除压缩应力氮化物层332和氧化物硬掩模层364。然后，形成介电层114(图14),例如实质上由氧化物构成的层间介电层，之后，通过以比包含在应力氮化物层332中的氮化物材料快的速率攻击或蚀刻介电层114的工艺来选择性地蚀刻穿过介电层114,形成暴露体半导体区域116的开口。然后，在所产生的开口中形成导电部件310 (图14)。
图17示例出上述工艺的另一变型，其中，形成延伸穿过STI区域424和掩埋介电层118的一对导电部件410a、 410b,例如防护环、导电过孔、或防护环与导电过孔的组合(图7A-7B)，以提供与体半导体区域116的导电连通。例如，如图17所示，防护环410a覆于拉伸应力氮化物层126的顶面的与开口 416的右边缘邻近的唇部414a的上面。防护环410a还邻近樣i电子器件，例如NFET140和PFET150。防护环410b覆于拉伸应力氮化物层126的顶面的与开口 416的左边缘邻近的唇部414b的上面。防护环410b邻近芯片的切割道418。
图18示例出另一变型，其中防护环510覆于在拉伸应力氮化物层126的顶面的与芯片的微电子器件140、150邻近的右边缘处的唇部514的上面。在另一方面，导电部件510不覆于在拉伸应力氮化物层126的左边缘(与切割道518邻近的边缘)处的唇部516的上面。以相似的方式，在另一变
13型中(未示出)，可如此制造防护环，以使其覆于在氮化物层的左边缘(与
切割道518邻近的边缘)处的唇部上面，而不覆于在右边缘(与微电子器件邻近的边缘)处的唇部上面。
虽然已根据其特定的优选实施例描述了本发明，但在不悖离仅由下面所附的权利要求所限定的本发明的真实范围和精神的情况下，可以对其进行许多修改和加强。
工业适用性
本发明的结构及其形成方法在制造微电子器件时是有用的，并且在制造集成电路时特别有用，且在制造具有通过绝缘层而与衬底的体半导体区域分隔的有源半导体区域(SOI层)的微电子器件时更加有用。
1权利要求
1.一种形成与绝缘体上半导体(“SOI”)衬底(120)的体半导体区域(116)接触的导电部件的方法，所述体半导体区域(116)通过掩埋介电层(118)而与所述衬底(120)的SOI层(108)分隔，所述方法包括a)在覆于沟槽隔离区域(124)上面的保形层(126)中形成第一开口(228)，所述沟槽隔离区域(124)与所述SOI层(108)共享边缘；b)在所述保形层(126)的顶面和所述沟槽隔离区域(124)之上沉积介电层(114)；c)形成第二开口(416)，所述第二开口(416)延伸穿过所述介电层(114)和所述保形层(126)中的所述第一开口(228)，以便在所述第二开口(416)内暴露所述体半导体区域的部分(116)和所述保形层(126)的所述顶面(128，328，414b，414a，514)；以及d)用金属或半导体中的至少一种填充所述第二开口(416)，以形成与所述体半导体区域的暴露的部分(116)和所述保形层的所述顶面(128，328，414b，414a，514)接触的导电部件(110，310，410a，410b，510)。
2. 根据权利要求l的方法，其中所述第一开口 (228)具有第一宽度， 所述第二开口 (416)具有大于所述第一宽度的第二宽度，且所述保形层(126)的所述顶面的所逸暴露的部分包括与所述第一开口的左边缘邻近的 左部分(128， 328, 414b)和与所述第一开口的右边缘邻近的右部分(128, 414a, 514)，其中所述右边缘与所述左边^4目对。
3. 根据权利要求1的方法，其中所述第一开口 (228)的宽度和长度 中的每一个都对准所述SOI衬底(120)的主表面，其中所述长度比所述 宽度大不止十倍。
4. 根据权利要求3的方法，其中所述SOI层(108 )包括器件区域(72 ), 并且所述导电部件(110, 310， 410a, 410b， 510)至少基本上围绕所述器 件区域(72)。
5. 根据权利要求1的方法，还包括在形成所述第二开口 ( 416 )之前，2在所述保形层(126)中的所述第一开口 (228)的侧壁上形成隔离物。
6. 才艮据4又利要求1的方法，还包括在沉积所述介电层(114)之前， 使所述第一开口 (228)延伸穿过所述掩埋介电层(118)以暴露所述体半 导体区域(116)的表面。
7. 根据权利要求6的方法，其中在步骤b)中沉积的所述介电层(114) 覆盖在所述第一开口 (228)内的所述体半导体区域(116)的所iiA面， 并且步骤c)包括仅仅暴露在所述笫一开口 (228)内的所述体半导体区域 的所#面的一部分。
8. 根据权利要求6的方法，其中在步骤b)中沉积的所述介电层(114) 覆盖在所述第一开口 (228)内的所述体半导体区域(116)的所述暴露的 表面，并且步骤c)包括形成通过所述介电层(114)的一部分而彼此横向 分隔的两个邻近的笫二开口 (410a， 410b)。
9. 根据权利要求8的方法，其中所述邻近的第二开口 Ul0a, 410b) 中的一个^f吏与所述笫一开口的左边缘邻近的所述保形层(126)的所述顶面 的左部分(414b)暴露，并且所述邻近的第二开口中的另一个使与所述第 一开口( 228 )的右边缘邻近的所述保形层(126 )的所述顶面的右部分(414a ) 暴露。
10. 才艮据冲又利要求4的方法，其中所述导电部件(110, 310， 410a， 510)沿所述第二开口 (110, 310， 416， 510)的这样的边缘接触所述保形 层(126)的所述顶面的所述部分(128， 328， 414a, 514)，与所述第二 开口的相对的边缘相比，该边缘更靠近所述器件区域(72)。
11. 一种微电子结构，其包括与绝缘体上半导体("SOI")衬底的体半 导体区域接触的导电部件，所述体半导体区域通过掩埋介电层而与所述衬 底的SOI层(108)分隔，所述微电子结构包括沟槽隔离区域(124)，其覆于所述掩埋介电层(118)上面，所述沟 槽隔离区域(124)与所述SOI层(108)共享边缘；保形层(126)，其覆于所述沟槽隔离区域(124)上面，所述保形层 (126 )具有顶面和开口 ( 228 )，所述开口 ( 228 )限定从所述保形层(126 )的所述顶面朝向所述沟槽隔离区域(124)延伸的侧壁，所述顶面包括与所 述壁邻近的唇部(128， 328， 414b， 414a， 514);介电层(114),其覆于所述保形层(126)的所述顶面上面；以及 导电部件(110， 310， 410b， 410a， 510)，其与所述体半导体区域(116 ) 导电连通，所述导电部件(IIO， 310， 410b， 410a， 510)实质上由延伸穿 过所述介电层(114)、所述保形层(126)中的所述开口 (228)、所述沟 槽隔离区域(124)以及所述掩埋介电层(118)的半导体、金属、或导电 的金属化合物中的至少一种所构成，所述导电部件(IIO, 310， 410b， 410a， 510)与所述唇部(128， 328， 414b， 414a， 514)接触。
12. 根据权利要求11的微电子结构，其中所述开口 (228)具有笫一 宽度，所述导电部件(IIO， 310， 410b， 410a， 510)具有大于所述第一宽 度的第二宽度，所述导电部件(110， 310， 410b， 410a， 510)与所述唇部(128， 328, 414b， 414a， 514 )接触，所述唇部(128, 328， 414b, 414a, 514)位于与所述开口 (228)的左和右边缘邻近的位置处，所述开口的所 述右边缘与所述左边缘相对。
13. 根据权利要求ll的微电子结构，其中所述导电部件(110， 310， 410b， 410a， 510)的宽度和长度中的每一个都对准所述SOI衬底(120) 的主表面，其中所述长度比所述宽度大不止十倍。
14. 根据权利要求13的微电子结构，其中所述SOI层(108)包括器 件区域(72),并且所述导电部件(110， 310, 410b, 410a， 510)至少基 本上围绕所述器件区域(72)。
15. 根据权利要求ll的微电子结构，其中所述导电部件在与所述开口 邻近的所述唇部处接触应力氮化物层。
16. 根据权利要求14的微电子结构，其中所述导电部件(110, 310, 410a, 510)沿所述开口 (228)的这样的边缘与所述保形层(126)的所述 顶面的所述部分(128， 328， 414a, 514)接触，与所述开口的相对的边缘 相比，该边缘更靠近所述器件区域(72)。
17. 根据权利要求15的微电子结构，其中所述导电部件(110, 310,410b， 410a)接触这样的唇部，该唇部与所述开口 (228)的左边缘和所述 开口 (228)的远离所述左边缘的右边缘中的单一的一个邻近。
18. 根据权利要求17的微电子结构，其中所述介电层(114)接触在 所述开口 (228)内的与所述导电部件(410b， 410a, 510)邻近的所述体 半导体区域(116)。
19. 根据权利要求15的微电子结构，其中所述导电部件包括通过所述 介电层(114)的一部分而彼此横向分隔的两个邻近的导电部件(410a， 410b)。
20. 根据权利要求ll的微电子结构，还包括隔离物，所述隔离物设置 在所述保形层(126)的由所述开口 (228)限定的所述侧壁上。
全文摘要
提供了一种形成与绝缘体上半导体(“SOI”)衬底的体半导体区域接触的导电部件的方法。在覆于沟槽隔离区域上面的保形层中形成第一开口。所述沟槽隔离区域与所述衬底的SOI层共享边缘。希望地，在所述保形层的顶面和所述沟槽隔离区域之上沉积介电层。然后，形成第二开口，所述第二开口延伸穿过所述介电层和所述保形层中的所述第一开口。希望地，在所述第二开口内暴露所述体半导体区域的部分和所述保形层的所述顶面。然后，可以用金属或半导体中的至少一种填充所述第二开口，以形成与所述体半导体区域的所述暴露的部分和所述保形层的所述顶面接触的导电部件。
文档编号H01L21/00GK101681801SQ200880016008
公开日2010年3月24日 申请日期2008年6月26日 优先权日2007年6月28日
发明者A·L·泰西耶, B·泰西耶, B·科尔威尔 申请人:国际商业机器公司