专利名称：用于在半导体制作中监视通孔的方法及设备的制作方法
技术领域：
本发明一般来说涉及监视集成电路的半导体制作过程的领域，其产品涵盖各种技 术领域中的许多应用。
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集成电路的半导体制作继续为许多技术领域供应必不可少的装备。集成电路继续 变得越来越复杂且密集地充满组件。相应地，制造这些集成电路变得愈加困难。集成 电路的制造者花费大量精力增加制作过程的良率以及增加其输出的可靠性。在大及极 大规模集成电路的制造期间所采用的金属互连系统是这些产品的良率及可靠性的首要 问题。
在形成基于半导体的集成电路的过程期间，在彼此顶部上的层中沉积并图案化各 种半导体层、金属层、绝缘体层及其它材料层。采用掩模来控制所述过程及图案化以 形成电路元件之间的连接。这些连接在性质上可以是水平或垂直的。通过称作通孔的 垂直连接件将水平互连层接合在一起。可在金属层之间进行这些连接或向半导体层形 成金属层，在此情况下所述连接通常称作触点。所有垂直互连件在下文中将称作通孔。
由于电路的进一步小型化且还由于这些系统及电路中所包括的元件的数量增加 两者，现代集成电路的复杂性不断增加。随着所述电路变得更加复杂，需要更多的层 来连接不断增加的数量的电路元件。此进一步导致完成互连所必需的通孔的数量的所 需增加。另外，由于所述通孔与水平互连件相比在大小上通常非常小，因此其更易于 受半导体制造过程中的缺陷的影响。因此，任何现代半导体制造过程的一个问题区域 是制造可靠且可重复通孔的能力。
制造集成电路中的错误可导致有缺点通孔，其可中断或显著改变线上的电流动， 或导致组件发生故障。错误的原因可由于随机缺陷，或由于关于制作所述集成电路的 制造过程的系统问题。此外，不良通孔可能不会立即导致芯片出故障，但在现场可随时间降级，从而形成可靠性问题。
半导体制造商可通过使用包含大的水平与垂直互连件链的测试结构来增加过程 产生可靠且稳定的垂直互连件的能力。通常在过程开发阶段期间使用此结构，且其帮 助过程工程师评估互连系统的强健性。在初始过程开发工作之后，使用集成电路而非 测试结构通过例如测试良率等度量及可靠性实验来监视过程技术的健康。使用大的集 成电路来监视所述过程的健康可能有问题。当产品未通过测试程序时，故障的精确位 置及根本原因因装置的剪切复杂性而极难确定。使用由水平金属与垂直通孔链构成的 测试结构的过程可能不切实际，因为其不会査明互连系统中的哪个特定元件导致所述 故障。
使通孔制造过程更加强健的一个解决方案是设计二维通孔阵列，其中可利用晶体 管作为接通及关断待测试连接路径的开关借助解码方案来测试个别通孔。然而，晶体 管占用显著量的硅面积因此限制可置于测试结构内的通孔数量。此外，可必需显著量 的电流来准确地测量实际通孔电阻。晶体管在其可携载的电流方面相对受限制。因此， 需要在半导体制造过程中监视通孔互连系统的经改善过程。
为更完全地理解本发明及其特征及其优点，现在结合附图来参阅以下说明，附图
中
图l: 监视过程的概观 图2: 现有技术-通孔链测试 图3: 测试芯片
图4: 二极管及相关联堆叠的截面
图5: 二极管及相关联堆叠的截面的侧视图
图6: 二极管布置的电路等效物
图7: 测试器及芯片接口设备
图8: 寄生双极晶体管
图9:显示堆叠、二极管及晶体管的电路等效物 图10: 垂直互连测试步骤 图11: 使用设定点的通孔测试分析 图12: 使用内四分位方法的通孔测试分析 图13: 使用标准偏差的通孔测试分析 图14A到图14C: 分析过程的具体实施例
具体实施例方式
图1显示本发明的实施例可用来通过测试垂直互连件与金属触点堆叠监视半导体 制造过程的一般过程。待监视或评估的半导体制造过程101形成包含多个芯片103的晶片102。在本发明的一个实施例中，每一芯片包含布置成可寻址阵列的多个二极管。
每一二极管可具有相关联的垂直互连件与金属触点堆叠。通过探査测试器104来测试
每一芯片以找到不满足规范的堆叠的位置及测量。在一个实施例中，使用可并行测试
十个不同芯片的测试器104。在一个实施例中，同时测试所有十个芯片。在一个实施 例中，同时测试每一芯片上的相同堆叠。测试器104产生信息，例如所测量异常105 的数据集，包含测量以及所述测量的位置。所述异常是晶片上断开的通孔的电流测量 或相关联电阻计算，意指未测量到电流或不满足某一准则的电流测量。测试器104还 可产生详细说明所进行的测试的参数信息106。通过分析所述测试器所返回的测量， 可检测所述制造过程中的可能问题。
图2显示用于通过形成包含在链201中连接在一起的一系列组件的芯片以便在所 述芯片的某一区域上方包含多个通口来监视半导体制造过程的现有技术。在两个不同 层202、 203之间进行连接。所述层可由金属或半导体制成。所述两个层的互连形成通 孔204。因此，所述链内包含大量通孔以覆盖所述芯片的区域。为测试所述通孔，在 所述链的顶部205与所述链的底部206之间施加电位之后测量流过所述链的电流。出 故障的通孔将导致流过所述链的电流下降。
图3显示在本发明的一个实施例中每一芯片构建有在栅格中对准的多个二极管与 相关联垂直互连件与金属触点堆叠。通过下文所述的沉积过程设置二极管301。 二极 管301连接到垂直互连件与金属触点堆叠302，从而形成组合303。堆叠302可包含若 干垂直互连件与金属触点层级。堆叠302内所包含的第一触点304用于将堆叠302— 且因此组合303—连接到二极管与堆叠组合303的同一列306中的其它堆叠及二极管。 所述堆叠内所包含的第二触点305可包含各种其它垂直互连件与金属触点层级，其可 不用作所述芯片内的连接功能，而是出于测试目的而存在。所述二极管的阳极307经 由触点层连接到同一行308中的其它二极管301的阳极307。衬底触点310还连接通 过布置在N-阱312中的P+触点311的串联组合形成的寄生晶体管，N-阱312本身布 置在P+衬底313中。触点层314用作衬底连接以及寄生PNP晶体管的射极两者。
在一个实施例中，二极管与堆叠组合303包含可寻址二极管只读存储器阵列。在 一个实施例中，所述芯片由9,216个唯一可寻址二极管与堆叠组合303构成。已知每 一组合303的物理位置或可通过知道用于测试组合303的测试、测试器及地址来确定 所述物理位置。只要可找到个别二极管及相关堆叠的物理位置便可使用其它物理布局。
图4显示二极管与相关联堆叠的截面。为形成所述二极管，将P+区401沉积到 N-阱402中。此布置形成二极管的p-n结的基本结构。N-阱402本身可布置在P+衬底 405中。在此二极管上沉积各种连接层，可能包括触点403及金属互连件404。这些层 形成将用于监视所述通孔过程的连接件堆叠。所述堆叠经由触点403连接到二极管， 触点403用作所述二极管的阴极的端子。在一个实施例中，通过将N-阱402沉积到 P-阱405衬底中，还形成寄生PNP双极晶体管。为存取此晶体管的功能性，可将额外 P+区406沉积到衬底405中以提供从衬底405的连接。图5显示从图3旋转九十度的二极管及相关联堆叠的截面。将多个N+区501沉 积到N-阱402中以获得到将进行的到所述二极管的阳极的连接。每一二极管与堆叠组 合上的N+区501可连接到同一二极管行内的其它组合。
图6显示本发明的一个实施例中的二极管布置的电路。为将二极管作为阵列进行 寻址，已设置二极管601且作为具有列及行的二维阵列连接。对应于每一二极管的是 垂直互连件与金属触点堆叠602。在一个实施例中，多个反相器603在阴极处连接到 每一二极管列且用作用于选择哪一列包含将测试的二极管及相关联堆叠的控制机构。 多个反相器604在阳极处连接到每一二极管行且用作用于选择哪一行包含将测试的二 极管及相关联堆叠的控制机构。电压源605连接到列反相器603，且电压槽606连接 到行反相器604。在本发明的一个实施例中，电压源605是四伏，且电压槽606是一 伏。每一列反相器603还具有用于选择所述反相器是否将路由电压源605或替代路由 低电压607的输入。在本发明的一个实施例中，所述低电压是接地。每一行反相器604 还具有用于选择所述反相器是否将路由电压槽606或替代路由高电压608的输入。在 本发明的一个实施例中，所述高电压是五伏。垂直互连件与触点堆叠602与列选择器 反相器603及二极管601串联。
图7显示测试器104将用来存取用于测试的芯片103的方式。在一个实施例中， 所述测试器具有十个单独的测试头701，每一测试头能够与其它测试头701并行地测 试芯片103。每一测试头701可通过一系列探针存取芯片103。可使用多个列地址位 702到710来寻址待测试的堆叠列。可使用多个行地址位711到715来寻址待测试的 堆叠行。可使用高电压探针716来向所述芯片提供电力，以及向对应于未在测试中的 堆叠的二极管的阳极提供电压。可使用低电压探针717来向芯片103提供接地，以及 向对应于未在测试中的堆叠的二极管的阴极提供电压。可使用电压源探针718来在测 试中的二极管与堆叠组合的阴极侧上提供正电压。可使用电压槽探针719来在测试中 的二极管与堆叠组合的阳极侧上提供相对小于所述电压源的电压。可使用芯片启用探 针720来启用或停用对电流的测量。可由测试头701通过检査流到电压源探针718中 的电流来测量电流。
图8显示本发明的增强型实施例，其包含将二极管布置到P+衬底中，从而形成允 许更多电流流过堆叠的晶体管。堆叠电阻计算的准确性随着可流过所述堆叠的电流量 而增加。所述二极管与堆叠串联连接，且因此所述二极管用作可流过所述堆叠的电流 量的限制因素。
如果通过将P+区401沉积到N-阱402中形成的二极管本身布置在P+衬底405中， 那么形成PNP晶体管801。通过利用此晶体管来增加能够流过堆叠802的电流。如图 4中所示，添加第二 P+区406以经由其收集器端子805存取所述晶体管。在一个实施 例中，所述第二P+区连接到其它二极管与堆叠组合上的其它P+区。在一个实施例中， 所述第二 P+区连接到接地。形成所述二极管的第一 P+区401将堆叠802连接到所述 晶体管的射极端子803。 N-阱402将所述二极管的阳极连接到晶体管基极端子804。图9展示这些元件的电路等效物。通孔堆叠901与二极管902与寄生晶体管903 的组合串联连接，二极管902与寄生晶体管903并联连接。从二极管902流到晶体管 903的基极中的少量电流激活晶体管903的正向模式，从而导致电流流过所述晶体管。 结果是更多的电流可流过堆叠901。
图10显示根据本发明的一个实施例测量流过垂直互连件与金属触点堆叠的电流 的芯片操作。在步骤1001中，通过由两个二进制数构成的地址给出对应于二极管及相 关联堆叠的位置。在本发明的一个实施例中，第一二进制数表示列且第二二进制数表 示待测试二极管及相关联堆叠的行。 一个实施例利用九个探针来寻址列且利用五个探 针来寻址二维阵列中的行。在本发明的一个实施例中，所述地址以表示在所述阵列的 左上角的二极管的(OOOOOOOOO, OOOOO)开始，且延伸到表示所述阵列的右下角的二极管
的(ioiimii, ioiii)。
在步骤1002中，对所述地址进行解码使得多个反相器可将电压施加到二极管及 相关联堆叠的列。在本发明的一个实施例中，在所述二极管的阴极处施加待施加到所 述列的电压，但所述电压首先通过所述垂直互连件与金属触点堆叠。对于包含测试中 的二极管及相关联堆叠的列，所施加的所述电压是电压源。在本发明的一个实施例中， 所述电压源是四伏。将所述电压源路由到所述列中的所有二极管及相关联堆叠。对于 不包含待测试二极管及相关联堆叠的剩余列，将低电压施加到所述列中的每一二极管 与堆叠组合。在本发明的一个实施例中，此低电压是零伏。
在步骤1003中，对所述地址进行解码使得多个反相器可将电压连接到二极管及 相关联堆叠的行。在本发明的一个实施例中，在所述二极管的阳极处施加待施加到所 述行的电压。对于包含测试中的二极管及相关联堆叠的行，所施加的所述电压是电压 槽。在本发明的一个实施例中，所述电压槽是一伏。将所述电压槽路由到所述行中的 所有二极管及相关联堆叠。对于不包含测试中的二极管及堆叠的任何剩余行，施加高 电压。在本发明的一个实施例中，所述高电压是五伏。
因此，在所述整个二维二极管阵列中，仅测试中的二极管及其相关联堆叠在其阴 极与阳极端子之间将具有正电压差，从而导致电流从电压源经由所述堆叠及二极管流 到电压槽。所有其它二极管将具有中性或负电压差，从而导致没有电流流过所述二极 管及相关联堆叠。
在步骤1004中，测量通过测试中的多个二极管及堆叠的电流以确定所述堆叠的 电阻。跨越这些元件的电压降是已知量。所述电流将随着垂直互连件与金属触点堆叠 的电阻而变化。
在步骤1005中，任选地分析所测量的电流。在一个实施例中，可对照已知值或 范围比较所述所测量的电流。预定范围(从关于制作过程的经验中导出)内的电流测 量可指示所述垂直互连件与金属触点堆叠不可能包含缺陷。另一方面，高于或低于接 受值或范围的电流测量可指示所述垂直互连件堆叠内存在缺陷。可使用其它比较方法。 在一个实施例中，给定标准偏差(通过关于制作过程的经验确定)，评估测量值以获得其统计似然。其统计似然超过某一概率的测量可指示所述垂直互连件与金属触点堆 叠内存在缺陷。在一个实施例中，如果发现所述测量将在可接受的参数内，那么可放 弃所述测量。在一个实施例中，将电流测量转换为电阻计算，又使用比较、范围或统 计方法来对电阻计算进行分析。
在步骤1006中，可任选地将所述测量保存到存储器中。在一个实施例中，将所 述测量仅存储到物理随机存取存储器中，而不导出或写入到文件。可存储对应于所述 测量的二极管与堆叠组合的地址。为节省存储器空间，可替代地省略此地址。还可包 括对所述测量是否满足可接受参数的指示。
在步骤1007中，任选地重复步骤1001到1006。在一个实施例中，针对芯片上的 所有二极管与堆叠组合重复步骤1001到1006。在一个实施例中，针对单个行或单个 列中的所有二极管与堆叠组合重复步骤1001到1006。
在步骤1008中，进行对通过步骤1007产生的数据集的任选分析，且下文在对图 11的论述中对其进一步详细阐述。
图11展示在本发明的一个实施例中可如何使用设定点来分析来自一系列二极管 及堆叠测试的数据集。在步骤1101中，收集从步骤1007产生的测量。根据一个实施 例，将所述数据收集到包含每一测量及其对应地址的阵列中。在步骤1102中，任选地 根据所测量值分类所述数据。在步骤1103中，对照已知接受值或已知接受值范围来比 较每一测量。将在所述接受准则之外的测量选择为异常。在一个实施例中，具有非常 低的值的测量表示没有电流流过或仅标称电流流过的断开通孔。在一个实施例中，此 类断开通孔由小于1E-9 amps的电流值指示。在步骤1104中，报告或存储所述组异常 连同芯片识别信息。可任选地根据每一异常出故障的方式将异常存储到收集器中。在 一个实施例中，针对断开通孔、具有低电流测量的通孔及具有高电流测量的通孔提供 收集器。在一个实施例中， 一旦找到预定数量的异常则跳过对异常测量的后续选择。
图12展示在一个实施例中可如何使用内四分位方法来分析来自一系列二极管及 堆叠测试的数据集。进行步骤1101及步骤1102，从而按次序搜集并分类测量。在步 骤1203中，计算来自两个给定四分位数之间的值范围。所述值范围称作IQR。选择所 述四分位数以便表示对应于正常起作用的二极管与垂直互连件堆叠的大量测量。在本 发明的一个实施例中，使用在0.25四分位数与0.75四分位数之间的范围，且因此所述 内四分位数范围是所述数据集的中间50%。在步骤1204中，将所述内四分位数乘以 因子。在本发明的一个实施例中，所述因子是6。在步骤1205中，通过找到其值超出 中位数加上或减去所述因子乘以IQR的那些测量来确定所述数据集中的异常。 ^;^f Z百^^ +/- (70 公式1
将在所述接受准则之外的测量标记为异常。在步骤1206中，报告或存储所述组 异常连同芯片识别信息。可任选地根据每一异常出故障的方式将异常存储到收集器中。 在一个实施例中，针对断开通孔、具有低电流测量的通孔及具有高电流测量的通孔提 供收集器。图13展示在本发明的一个实施例中可如何使用标准偏差来分析来自一系列二极
管及堆叠测试的数据集。进行步骤1101及步骤1102，从而按次序搜集并分类测量。 在步骤1303中，确定所述标准偏差。在本发明的一个实施例中，根据所述数据集计算 所述标准偏差。在本发明的一个实施例中，所述标准偏差作为已知值给出。在步骤1304 中，通过找到其值处在三个标准偏差或超出均值或中位数值的那些测量来确定所述数 据集中的异常。在步骤1305中，报告或存储所述组异常连同芯片识别信息。可任选地 根据每一异常出故障的方式将异常存储到收集器中。在一个实施例中，针对断开通孔、 具有低电流测量的通孔及具有高电流测量的通孔提供收集器。
图14展示所述分析过程的具体实例性实施例。计算内四分位数及中位数值。在 此实施例中，首先测试断开通孔条件。对于阵列A中的每一通孔测量，将所述测量的 值与下限进行比较。在一个实施例中，此下限是非常低的值。对于所发现的低于阈值 的每一测量，递增错误计数或异常计数。存储所述测量的值及地址。在一个实施例中， 如果找到多于25个异常，那么所述分析序列结束。 一旦对断开通孔的分析结束，如果 所述分析过程显露任何断开通孔测量，那么所述过程结束且存储并归类所述测量。否 则，针对低测量测试所述阵列。对照下限比较每一测量，在一个实施例中所述下限通 过从中位数中减去内四分位数范围乘以因子来计算。存储在此范围之外的任何测量连 同相关联地址。在一个实施例中，如果低测量的数量超过25，那么中断所述分析。一 旦对低测量的分析结束，如果所述分析过程显露任何低测量，那么所述过程结束且存 储并归类所述测量。否则，另外针对高测量测试所述阵列。对照上限比较每一测量， 在一个实施例中所述上限通过将中位数加上内四分位数范围乘以因子来计算。存储在 此范围之外的任何测量连同相关联地址。在一个实施例中，如果高测量的数量超过25， 那么中断所述分析。 一旦对高测量的分析结束，如果所述分析过程显露任何低测量， 那么存储并归类所述测量。否则，另外针对高测量测试所述阵列。
通过每一数据集的异常数量来测量个别芯片的良率。在一个实施例中，根据异常 如何出故障来对其进行归类。在一个实施例中，将断开测量、低电流测量及高电流测 量存储在不同的数据集中。 一旦已收集所述异常数据，那么可检査个别芯片的良率以 确定芯片是否可能包含作为制造工具或过程中的缺陷的结果的垂直互连错误，关于垂 直互连堆叠的问题可因各种条件而产生，所述条件包括关于工具或过程的系统问题、 环境杂质或仅仅是随机异常。由于环境杂质及异常，某一数量的通孔堆叠故障在统计 上是可能的。在本发明的一个实施例中，可进一步分析具有在统计上显著的异常数量 的芯片，因为其具有指示工具或过程中的非系统问题的较大可能性。所述异常的物理 位置可指示工具的哪一部分正在发生故障。所述芯片本身可在经识别位置处切开，使 得物理观察可确定哪一垂直互连件或金属触点层导致优缺点测量。然后可采取适当的 校正性动作来调整已导致堆叠中的错误的制造工具或过程。
权利要求
1、一种用于半导体制作的过程监视的系统，其包含半导体芯片，其进一步包含多个阵列，其进一步包含多个二极管，每一所述二极管对应于所述芯片上的物理位置，每一所述二极管对应于包含多个垂直互连件及金属触点的堆叠，所述堆叠及所述二极管串联连接以形成二极管堆叠组合；多个控制机构，其用于寻址所述二极管，其中所述控制机构包含用于将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个列的装置，其连接在所述二极管堆叠组合的第一端处；及用于将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个行的装置，其连接在所述二极管堆叠组合的第二端处。
2、 根据权利要求1所述的系统，其中所述控制机构是反相器。
3、 根据权利要求1所述的系统，其中所述二极管由进入到n-型阱中的第一p-型 半导体沉积物构成，所述二极管进一步包含进入到p-型衬底中的所述n-型阱的沉积物；所述芯片进一步包含用于每一所述二极管的多个电连接件，每一所述二极管包含 进入到所述p-型衬底中的第二p-型半导体的沉积物；且所述阵列进一步包含多个p-n-p寄生晶体管，所述p-n-p寄生晶体管由所述电连接 件、所述p-型衬底、所述n-型阱及所述第一p-型半导体沉积物构成。
4、 根据权利要求3所述的系统，其中所述寄生晶体管与所述二极管共享物理位 置，且所述寄生晶体管与所述二极管并联连接。
5、 根据权利要求1所述的系统，其中多个半导体区邻近每一所述二极管沉积， 所述p-型区连接到晶体管的在所述芯片的衬底中邻近所述二极管的端子。
6、 根据权利要求5所述的系统，其中在所述阵列中邻近每一二极管的所述半导 体区连接在一起。
7、 根据权利要求5所述的系统，其中所述半导体区连接到第一电压，所述电压 具有低于适用于二极管与堆叠组合的列的所述高电压的电位。
8、 一种用于监视半导体制作过程的方法，其包含形成半导体芯片的晶片，每一芯片包含多个二极管，每一所述二极管可作为阵列 的部分寻址，每一所述二极管对应于所述芯片的物理位置，且每一所述二极管串联连 接到包含多个垂直互连件及金属触点的堆叠；寻址所述二极管及相关联垂直互连件堆叠；测量穿过所述阵列中的每一所述垂直互连件堆叠的电流。
9、 根据权利要求8所述的方法，其进一步包含分析所述测量以确定所述测量是否满足功能性堆叠的规范。
10、 根据权利要求9所述的方法，其中在测试过程期间在线进行所述测量的所述 分析。
11、 根据权利要求9所述的方法，其中所述测量的所述分析包含内四分位方法。
12、 根据权利要求9所述的方法，其中所述测量的所述分析包含对照多个已知值 比较电压测量。
13、 根据权利要求9所述的方法，其中将所述多个二极管作为二维阵列寻址。
14、 根据权利要求9所述的方法，其中使用列解码器及行解码器来寻址所述二极管。
15、 根据权利要求14所述的方法，其中通过包含以下操作的步骤来寻址所述二极管将相对高电压施加到二极管的列，所述列包含所述堆叠及所述二极管，所述施加 相对高电压施加到所述二极管与所述堆叠的组合的阳极端子侧；及将相对低电压施加到二极管的行，所述行包含所述堆叠及所述二极管，所述施加 相对低电压施加到所述二极管与所述堆叠的所述组合的阴极端子侧。
16、 根据权利要求8所述的方法，其进一步包含并行地测试所述晶片上的多个所 述半导体芯片的步骤。
17、 根据权利要求8所述的方法，其进一步包含根据所述电流测量计算所述堆叠的电阻的步骤。
18、 根据权利要求9所述的方法，其进一步包含记录不满足规范的测量、与所述 测量相关联的所述堆叠的位置及测试参数信息的步骤。
19、 根据权利要求9所述的方法，其进一步包含根据所述通孔未能满足所述规范 的程度将所述分析的结果分类为数据集的步骤。
20、 根据权利要求8所述的方法，其中所述晶片进一步包含与每一所述二极管并 联连接的晶体管，所述晶体管经由所述晶体管的射极串联连接到所述堆叠，所述晶体 管经由所述晶体管的基极连接到所述二极管的阴极。
全文摘要
本发明揭示一种用于监视半导体制作过程的方法，其形成半导体芯片的晶片。每一芯片具有一个或一个以上二极管。每一二极管可作为阵列的部分寻址，对应于所述芯片的物理位置，且串联连接到堆叠。所述堆叠由一个或一个以上垂直互连件及金属触点组成。寻址所述二极管及相关联垂直互连件堆叠，且测量穿过阵列中的所述垂直互连件堆叠中的每一者的电流。
文档编号H01L21/66GK101689521SQ200880021489
公开日2010年3月31日 申请日期2008年6月20日 优先权日2007年6月22日
发明者兰迪·亚奇, 汤米·史蒂文斯 申请人:密克罗奇普技术公司