具有低电阻沟道区的场效应晶体管的结构及其形成方法

专利名称：具有低电阻沟道区的场效应晶体管的结构及其形成方法
技术领域：
本发明总体涉及半导体结构及其形成方法，更具体而言涉及具有低电阻沟道区的 半导体功率场效应晶体管(FET)。
背景技术：
一些传统的垂直传导沟槽栅功率MOSFET包括在其上N-型外延层延伸的N-型基 底。这种基底包含有MOSFET的漏极。P-型体区延伸进入外延层。沟槽延伸通过体区而进 入由体区和基底界定的部分外延层中(通常称之为漂移区)。介电层衬于每一沟槽的侧壁 和底部。栅电极(例如，由多晶硅制成)形成于这些沟槽中而包含有MOSFET的栅极。源区 延伸进入体区并侧接这些沟槽。重体区形成于在源区之间的体区中。当MOSFET处于导通 状态时，电流沿沟槽侧壁垂直流过形成于源区和漂移区之间的体区中的沟道区。为了获得高电流容量，需要降低晶体管导通电阻。对于导通电阻的一个贡献因 子是沟道电阻。而且，使体区的电阻最小化有助于改善晶体管的UIS (无钳位感应开关， clamped inductive switching)能力。已经提出了各种降低沟道电阻和/或体区电阻的技 术，但是成功有限。因此，对于η-沟道和P-沟道功率晶体管，仍需要能够显著降低沟道电 阻和体区电阻的技术。

发明内容
根据本发明的一个实施方式，沟槽栅场效应晶体管包括延伸进入第一电导率型的 硅区的沟槽，和在每一沟槽中的栅电极。第二电导率型的体区在相邻沟槽之间的硅区之上 延伸。每一体区与硅区形成第一 PN结，而每一体区包括横向延伸于相邻沟槽之间的第二电 导率型的硅_锗层。第一电导率的源区侧接这些沟槽，而每一源区与一个体区形成第二 PN 结。沟道区沿源区与体区的底表面之间的沟槽侧壁延伸于体区内。硅-锗层延伸进入对应 的沟道区而由此降低沟道电阻。在一个实施方式中，硅-锗层与第二 PN结间隔一段预定距离。根据本发明另一个实施方式，N-沟道沟槽栅场效应晶体管包括延伸进入N-型硅 区的沟槽，和在每一沟槽中的栅电极。P-型电导率的体区在相邻沟槽之间的硅区之上延伸， 而每一体区包括与N-型硅区形成第一 PN结的P-型电导率的下硅层，下硅层之上的P-型 电导率的硅-锗层，和硅-锗层之上的P-型电导率的上硅层。N-型电导率型的源区侧接这 些沟槽，而每一源区与上硅层形成第二 PN结。在一个实施方式中，沟道区在体区内沿源区与体区的底表面之间的沟槽侧壁延 伸。硅-锗层延伸进入对应的沟道区而由此降低沟道电阻。
根据本发明另一个实施方式，沟槽栅场效应晶体管包括延伸进入第一电导率型的 硅区的沟槽，和在每一沟槽中的栅电极。第二电导率型的体区在相邻沟槽之间的硅区之上 延伸，而每一体区与硅区形成PN结。栅介电层衬于每一沟槽的至少上侧壁，而栅介电层使 栅电极与体区绝缘。第一电导率的源区侧接这些沟槽。硅-锗区垂直延伸通过每一源区并 通过对应的体区。硅_锗区在达到PN结之前终止于对应的体区内。在一个实施方式中，当晶体管处于导通状态时，沟道区沿每一源区和对应的体区 底表面之间的每一沟槽侧壁形成于体区内，而硅-锗区形成沟道区的至少一部分而降低沟 道电阻。根据本发明另一个实施方式，垂直传导的平面栅场效应晶体管包括第一电导率型 的硅区，延伸于硅区之上的硅_锗层和横向延伸于硅_锗层之上但与之绝缘的栅电极。第 二电导率型的体区延伸于硅-锗层和硅区中。第一电导率型的源区延伸于硅-锗层中。栅 电极同时横向叠盖源区和体区而使直接在源区与体区的外边界之间的栅电极之下延伸的 部分硅锗层形成沟道区。在一个实施方式中，源区延伸通过的硅-锗层部分为第一电导率型，而体区延伸 通过的硅-锗层部分为第二电导率型。根据本发明另一个实施方式，形成沟槽栅场效应晶体管的方法包括以下步骤。形 成延伸进入第一电导率型的硅区的沟槽。在每一沟槽中形成栅电极。形成第二电导率型的 体区而使每一体区包括与硅区形成第一 PN结的下硅区，在下硅层之上的硅-锗层和硅-锗 层之上的上硅层。形成侧接这些沟槽的第一电导率的源区而使每一源区与上硅层形成第二
PN结。在一个实施方式中，形成体区的步骤包括以下步骤。在硅区之上形成硅-锗层。在 硅_锗层之上形成外延硅层，其中外延硅层形成上硅层。通过硅_锗层和外延硅层注入第 二电导率型的掺杂剂而由此在硅区形成注入区，其中注入区形成下硅层。在另一实施方式中，形成体区的步骤包括以下步骤。注入第二电导率型掺杂剂而 在硅区中形成第二电导率型注入区。注入掺杂剂而在注入区内形成一层硅-锗层而使低于 硅_锗层延伸的一部分注入区形成下硅区，而延伸于硅_锗层之上的一部分注入区形成上 硅区。根据本发明另一个实施方式，形成沟槽栅场效应晶体管的方法包括以下步骤。形 成延伸进入第一电导率型的硅区的沟槽。形成第二电导率的体区而使每一体区与硅区形成 PN结，而每一体区包括垂直延伸的硅-锗层。栅电极形成于每一沟槽中。形成侧接这些沟 槽的第一电导率型的源区。形成硅_锗层而在达到PN结之前沿垂直尺度(dimension)终止。在一个实施方式中，形成体区的步骤包括以下步骤。形成每一沟槽中的介电层。用 介电层之上的硅-锗层衬于沟槽侧壁。凹形化(recess)介电层而暴露直接低于硅-锗层 的每一沟槽侧壁的一部分。在沟槽内侧形成外延硅层而使外延硅层衬于每一沟槽侧壁的暴 露部分。向硅区、硅_锗层和外延硅层注入第二电导率型的掺杂剂而由此形成体区。根据本发明另一个实施方式，形成垂直传导的平面栅场效应晶体管的方法包括以 下步骤。形成第一电导率型的硅区之上的硅_锗层。形成横向延伸于硅锗层之上但与之绝 缘的栅电极。形成延伸于硅-锗层与硅区中的第二电导率型的体区。形成至少延伸进入
7硅-锗层的第一电导率型的源区。栅电极同时横向叠盖源区与体区而使部分硅锗层直接在 源区与体区的外边界之间的栅电极下延伸而形成沟道区。


图1是根据本发明一个实施方式具有嵌埋于体区中的硅锗层的N-沟道屏蔽栅FET 的简化横截面示图；图2A-2F是根据本发明一个实施方式显示形成图1中所示的N-沟道屏蔽栅FET 的示例性方法的简化横截面示图；图3A-3F是根据本发明另一个实施方式显示形成图1中所示的N-沟道屏蔽栅FET 的另一示例性方法的简化横截面示图；图4是根据本发明一个实施方式具有嵌埋于体区中的SiGe层的示例性N-沟道沟 槽栅FET的简化横截面示图；图5是根据本发明一个实施方式具有延伸于沟道区中的SiGe层的P-沟道屏蔽栅 FET的简化横截面示图；图6A-6J是根据本发明一个实施方式显示于图5中形成的P-沟道屏蔽栅FET的 示例性方法的简化横截面示图；图7是根据本发明一个实施方式具有延伸进入沟道区的SiGe层的示例性N-沟道 沟槽栅FET的简化横截面示图；图8A 81是显示图7中所示的形成P-沟道沟槽栅FET的示例性方法的简化横 截面示图；和图9A-9E是根据本发明一个实施方式形成具有低电阻沟道区的平面栅N-沟道FET 的示例性方法的简化横截面示图。
具体实施例方式根据本发明的实施方式，描述了形成其中有利地集成有硅-锗层的功率场效应晶 体管(如MOSFET和IGBT的η-沟道和ρ-沟道变体)以便获得低沟道电阻的结构和方法。 在一些实施方式中，硅-锗层按照特定方式嵌埋于体区，使得既降低沟道电阻又降低体区 的整个电阻，而不会导致漏电流或对晶体管击穿电压有不良影响。根据本发明的技术可以 在许多类型的FET中实施，包括沟槽栅、屏蔽栅和平面栅MOSFET与IGBT的N-沟道和P-沟 道变体。本发明的一个示例性实施方式在N-沟道屏蔽栅FET中的实施将首先参照图1和 图2Α 2F进行描述。图1是根据本发明一个实施方式具有嵌埋于体区中的硅锗层的N-沟道屏蔽栅FET 的简化横截面示图。FET包括高度掺杂的基底100。基底100可以在N-沟道MOSFET的情 况下是N-型的或在N-沟道IGBT情况下是P-型的。轻度掺杂的N-型漂移区105b在基 底100之上延伸。P-型体区138在漂移区105b之上延伸。体区138含有下硅层135a、中 间硅_锗(SiGe)层IlOa和上硅层115a。因此，SiGe层IlOa夹于两个P-型硅层135a与 115a之间。沟槽122延伸通过体区138而终止于漂移区105b中。在一个可替代实施方式中， 沟槽122延伸得更深而终止于基底100中。屏蔽介电层104(例如，包括氧化物层和氮化物的一层或两层)衬于每一沟槽122的下侧壁和底部。屏蔽电极123(例如，包括掺杂或未掺 杂的多晶硅)填充每一沟槽122的下部分。屏蔽介电层104使屏蔽电极123与漂移区105b 绝缘。图1中所示的屏蔽电极123的形状仅仅是示意性的。实际上，屏蔽电极123可以沿 垂直尺度(dimension)比沿横向尺度(dimension)延伸得更长。内电极介电层106(例如，包括一个或多个氧化物层)横向延伸于屏蔽电极123之 上。栅介电层127(例如，包括栅氧化物)衬于沟槽侧壁。栅电极130(例如，包括掺杂或未 掺杂的多晶硅)填充每一沟槽122的上部分。内电极介电层(IED) 106使栅电极和屏蔽电 极相互绝缘。在一个实施方式中，IED 106和栅介电层127厚度基本相同。在另一实施方 式中，IED 106和屏蔽介电层104都比栅介电层127厚。介电帽107 (例如包括氧化物和/ 或BPSG)于栅电极130之上延伸。高度掺杂的N-型源区141处于相邻沟槽122的上硅层 115a中。高度掺杂的P-型重体区146处于相邻源区141之间的上硅层115a中。顶侧互连层(未显示)沿该结构的顶侧延伸而电接触源区141和重体区146。底 侧互连层(未显示)沿该结构的底侧延伸而电接触基底100。在一个实施方式中，顶侧互连 层和底侧互连层包括金属。介电帽107使栅电极130与顶侧互连层绝缘。在一个可替代实 施方式中，介电帽107是穹顶型的而延伸出每一沟槽而横向叠盖源区141。因为硅_锗的晶格结构与硅的晶格结构是不同的，所以当SiGe层在生产工艺过程 期间形成时，SiGe层一旦接触下层硅就会产生应变。应变的SiGe层可由此形成。这种应 变SiGe层尤其是当载流子在垂直方向上(即，垂直于SiGe IlOa和下硅层135a之间的界 面)传输时会比硅提供更高的载流子迁移率。当FET打开时，在体区中沿源区141与漂移区105b之间的每一沟槽侧壁形成沟 道。由此，沟道区沿每一沟槽侧壁垂直延伸通过上硅层115a、中间SiGe层110a、和下硅层 135a。当FET打开时，在沟道区中的电子以垂直于中间SiGe层IlOa与下硅层135a之间的 界面的方向传输，由此当行进通过中间SiGe层IlOa时享有较低电阻。与其中没有在体区 中嵌埋SiGe层的现有技术的结构相比，较低的沟道电阻继而降低了晶体管的Rdson。而且， 因为SiGe层IlOa形成体区138的中间部分，因此体区138的总电阻降低，由此改进了晶体 管的开关性能(例如，UIS特性)。据发现，其中SiGe层延伸通过PN结的结构显示出漏电流以及在特定的偏压条件 下退化的击穿电压特性。为了解决这些问题，如图1中所示，SiGe层IlOa设置于体区138 内，距离形成于下硅层135a与漂移区105b之间的PN结137 —距离“a”，而距离形成于源区 141与体区138之间的PN结的最底层部分一距离“b”。在高压晶体管中，其中PN结137在 高反向电压下是反偏压的，可以设定间隔“a”而使高反向电压所致的耗尽区并未达到SiGe 层110a。相反，在低电压器件中，其中PN结137处于较低的反向电压下，间隔“a”可以做得 更小或者甚至完全消除。间隔“a”和间隔“b”可以是相同的长度，或者间隔“a”可以比间 隔“b”更大，或反之亦然。在一个实施方式中，间隔“a”和间隔“b”选自50G人 1，000人 的范围。图2A 2F是根据本发明一个实施方式显示形成图1中所示的N-沟道屏蔽栅FET 的示例性方法的简化横截面示图。参照图2A，至少一个外延层如硅外延层105、至少一个 硅-锗(SihGex)层如硅-锗外延层110和至少一个其它外延层如硅外延层115顺序形成于 基底100之上。基底100能够是硅基底、III-V族化合物基底、硅/锗(SiGe)基底、碳化硅基底、外延基底、或绝缘体载硅(SOI)基底。在N-沟道MOSFET的情况下，基底100是N-型 的，而在N-沟道IGBT的情况下，基底100是P-型的。硅外延层105可以通过传统的外延工艺方法形成。硅外延层105含有N-型掺杂剂 如硼、镓、铝和/或其它III族元素。硅外延层105的掺杂剂浓度可以比基底100的更低。 硅-锗外延层110含有P-型掺杂剂如硼、镓、铝和/或其它III族元素。在一些实施方式 中，硅-锗外延层110可以具有约1OOA 约500A的厚度。硅外延层115可以通过传统的 外延工艺方法形成。硅外延层115含有P-型掺杂剂，如硼、镓、铝和/或其它III族元素。在图2B中，可以实施一种或多种蚀刻工艺过程120而形成延伸通过外延层115、 SiGe层IlOm和外延层105的沟槽122。在一些实施方式中，对于对应于沟槽122具有开口 的图案化掩模(未显示)可以形成于外延层115之上。蚀刻工艺方法120采用图案化掩模 作为蚀刻掩模而限定沟槽122。例如，图案化掩模可以是图案化光刻胶层、图案化介电层、或 者任何能够适用于作蚀刻掩模的图案化材料层。在蚀刻工艺过程120之后，可以除去图案 化掩模层。在图2C中，屏蔽介电层124采用已知技术沿每一沟槽122的下侧壁和底部形成。 屏蔽电极123采用传统方法形成于沟槽122的下部分。栅绝缘体127采用已知技术沿沟槽 122的上侧壁形成。在一个实施方式中，栅绝缘体127也于屏蔽电极123之上延伸而由此形 成屏蔽电极123之上的内电极介电层(IED) 106。在另一实施方式中，IED层106，比栅介电 层127更厚，在一独立于形成栅绝缘体127的步骤的步骤中形成于屏蔽电极123之上。凹形 化(recess)栅电极130采用传统技术形成于沟槽122中的IED 106之上。介电帽107 (例 如，含有氧化物或BPSG)采用已知技术形成于每一栅电极130之上。屏蔽电极123和栅电极130含有导电性材料如掺杂的或未掺杂的多晶硅，铜、铝 铜、铝、钨、其它导电性材料或它们的各种组合。例如，屏蔽介电层124、IED 106和栅绝缘体 127的每一个都可以含有氧化物层、氮化物层、氧氮化物层、其它介电层或它们的各种组合。在图2D中，采用已知技术，实施注入工艺过程135而注入渗透硅-锗层IlOa的掺 杂剂，由此将N-型外延层105的上部分转变成P-型区135a。P-型掺杂剂如硼、铝和/或其 它III族元素可以用于注入工艺过程135。上硅区115a、中间SiGe层IlOa和下硅层135a 都是P-型的，而一起形成体区138。体区138形成具有漂移区105b ( S卩，由体区138和基底 100限定的外延层105a的部分)的PN结137。正如以上结合图1的讨论，根据各种因素考 虑，更小或更大的间隔“a”可以是合乎需要的，而注入工艺过程135可以相应地进行设计。 在一个实施方式中，间隔“ a”设置成选自5GG人 1，000A范围内的值。在一个实施方式中，注入工艺过程135无需图案化掩模层就可以实施。在其它实 施方式中，注入工艺过程135采用具有基本上覆盖栅电极130的图案的图案化掩模层进行 实施。这种图案化掩模，例如，可以是图案化光刻胶层、或图案化介电层。在注入工艺过程 135之后，可以除去图案化掩模。在还有的一些其它实施方式中，注入工艺过程135可以在 形成沟槽122之前实施。在一个可替代实施方式中，下硅层135a外延形成而不是通过掺杂剂的注入形成。 即，在图2A描述的工艺过程步骤中，P-型硅外延层135a能够形成于N-型硅外延层105与 SiGe层110之间。在还有的另一实施方式中，硅层135a如下形成。在图2A中，在形成N-型 外延层105之后而在形成SiGe层之前，P-型掺杂剂注入到外延层105中而由此将N-型外
10延层105上部区转变成P-型层135a。参照图2E，实施注入工艺过程140而在相邻的沟槽122的上硅层115a中形成高度 掺杂的源区141。N-型掺杂剂如磷、砷和/或其它V族元素，都可以用于注入工艺过程140 中。在一个实施方式中，使用的图案化掩模层(未显示)具有暴露外延层115a表面的图案， 通过这些图案能够注入掺杂剂。图案化掩模，例如，可以是图案化光刻胶层、图案化介电层、 或其各种组合。在注入工艺过程140之后，可以除去图案化掩模层。正如结合图1如上所陈述的，可以调节各种工艺参数和层厚度而使SiGe层IlOa 至源区141的最底下部分之间的距离“b”设置为确保硅-锗层IlOa不会到达在源区141与 上硅层115a之间形成的PN结的值。在一个实施方式中，间隔“b”选自约500A 约Ι,ΟΟΟΑ 范围内的值。在一个实施方式中，SiGe层110从所有的途径向上延伸至源区141。在图2F中，实施另一注入工艺过程145而在相邻的源区141之间的上硅层115a 中形成重体区146。P-型掺杂剂如硼、铝和/或其它III族元素可以用于注入工艺过程145 中。在一个实施方式中，注入工艺过程145采用具有暴露上硅层115a(掺杂剂通过其而注 入)的预限定表面的图案的图案化掩模层(未显示)进行实施。图案化掩模，例如，可以是 图案化光刻胶层、或图案化介电层。在注入工艺过程145之后，可以除去图案化掩模层。正 如所见，平顶区的顶表面(即，相邻沟槽之间的半导体区)和介电帽107的顶表面基本上是 共面的。在一个可替代实施方式中，采用已知的技术，可以形成介电帽107而具有穹顶型并 延伸出每一沟槽而叠盖相邻的平顶区。采用已知技术，顶侧互连层(未显示)形成于该结构的顶侧而电接触源区141与 重体区146。背侧互连层(未显示)形成于该结构背侧而电接触基底100。顶侧和背侧互 连层可以包含金属。图3A 3F是根据本发明另一个实施方式显示形成图1中所示的屏蔽栅N-沟道 FET的另一示例性方法的简化横截面示图。在图3A中，外延层205形成于基底200之上。 基底200和外延层205分别可以类似于以上结合图IA而描述的基底100和外延层105。在 图3B中，沟槽212以图2B中沟槽112的类似方式形成于外延层205中。在图3C中，屏蔽 介电层、屏蔽电极215、IED、栅绝缘体217，栅电极220上的介电帽，栅电极220和其它沟槽 结构都以类似于以上结合图2C所描述的那些方法形成。在图3D中，实施注入工艺过程225向相邻沟槽之间的平顶区注入P-型掺杂剂而 在外延层205a中形成体区225a。PN结由此形成于体区225a和外延层205b之间的界面 227上。在一些实施方式中，注入工艺过程225采用了 P-型掺杂剂如硼、铝和/或其它的 III族元素。在一些实施方式中，实施注入工艺过程225而未采用掩模层。在其它实施方式 中，注入工艺过程225采用具有覆盖栅220的图案的图案化掩模层进行实施。图案化掩模， 例如，可以是图案化光刻胶层、或图案化介电层。在注入工艺过程225之后，可以除去图案 化掩模层。在图3E中，注入工艺过程230向体区225a中注入锗掺杂剂而形成嵌埋于体区 225a中的硅-锗层230a。在一些实施方式中，注入工艺过程230经过设计而使SiGe层230a 与界面227间隔一段距离“C”。在选择距离值“C”中的考虑因素将类似于在图2F中的对 于距离“a”的那些因素。在一些实施方式中，SiGe层230a可以具有约100人 500A的厚 度。在一些实施方式中，实施注入工艺过程230未采用图案化掩模层。在其它实施方式中，注入工艺过程230采用具有覆盖栅电极220的图案的图案化掩模层进行实施。在一个实施 方式中，图案化掩模层是在图3D中的注入工艺过程225所用的相同掩模层。图3F中，形成源区235a和重体区240a的工艺方法类似于图2E和2F中的工艺方 法，因此不再进行描述。在一个可替代实施方式中，注入工艺过程225、230和那些针对源区 和重体区的注入工艺过程可以在形成沟槽212之前进行实施。以这种降低沟道电阻的方式在体区中嵌埋SiGe层的上述技术，并不限于屏蔽栅 FET的应用中。图4显示了根据本发明一个实施方式具有嵌埋于体区中的SiGe层的示例 性的N-沟道沟槽栅FET的简化横截面示图。在图4中沟槽栅FET类似于图1中的屏蔽栅 FET，但是沟槽并未延伸那么深，也没有屏蔽电极。S卩，基底100，漂移区105b，体区138及其 三个子层135a、IlOa和115a，源区141和重体区146都类似于在图1所示的屏蔽栅FET中 它们对应的区。然而，在图4中的沟槽结构仅仅包括栅电极150和使栅电极150与周围区 绝缘的介电层。以上结合图2A 2F和图3A 3F描述的任何一个工艺技术及其变体，采用一些 修改，都能够用于形成图4中的晶体管。有关形成沟槽及其内部元件的所需工艺变化，纵观 本发明公开内容对于本领技术人员而言是显而易见的。例如，沟槽并不需要延伸如此之深， 而与形成屏蔽介电层和屏蔽电极相关的步骤可以省掉。尽管图4显示了沿沟槽侧壁具有与 沿沟槽底部的介电层相同厚度的栅介电层127，在一个变体中，较厚的介电层(通常称之为 厚底介电层-TBD)沿低于栅电极150的沟槽底部形成而降低栅极至漏电容。图5是根据本发明一个实施方式具有延伸进入沟道区中的SiGe层的P-沟道屏蔽 栅FET的简化横截面示图。FET包括高度掺杂的基底300。基底300，在P-沟道MOSFET的 情况下可以是P-型的，或在P-沟道IGBT的情况下可以是N-型的。轻度掺杂的P-型漂移 区305b延伸于基底300之上。N-型体区355a延伸于漂移区305b之上。沟槽312延伸通 过体区335a并终止于漂移区305b内。在一个可替代实施方式中，沟槽312延伸更深而终 止于基底300内。垂直虚线包括在图5内，仅仅是用于显示当其最初形成时沟槽312的轮 廓。硅区340b和340c部分填充沟槽312，这一点将在以下结合图6A 6J中所描述的工艺 流程而进行更全面的描述。屏蔽介电层315a(例如，含有氧化物层和氮化物层中的一个或两个)衬于每一沟 槽312的下侧壁和底部。屏蔽电极320(例如，含有掺杂或未掺杂的多晶硅)填充每一沟槽 312的下部分。屏蔽介电层315a使屏蔽电极320绝缘于漂移区305b。图1中所示的屏蔽 电极123的形状仅仅是示例性的。在实际的器件中，屏蔽电极320可以沿垂直结构比沿着 横向结构延伸更长。内电极介电层306s (例如，含有一个或多个氧化物层)横向延伸于屏蔽电极320 之上。栅介电层347(例如，含有栅氧化物)衬于上部沟槽侧壁。凹形化栅电极350(例如， 含有掺杂或未掺杂的多晶硅)填充每一沟槽312的上部分。内电极介电层(IED)309使栅 电极和屏蔽电极相互绝缘。在一个实施方式中，IED 309和栅介电层347基本上厚度相同。 在另一实施方式中，IED 309和屏蔽介电层315a都比栅介电层347厚。介电帽307 (例如， 含有氧化物和/或BPSG)延伸于栅电极350之上。高度掺杂的P-型源区360a处于相邻沟 槽312的体区355a中。高度掺杂的N-型重体区365a处于相邻源区360a之间的体区355a 中。
SiGe带325a垂直延伸通过每一源区360a而进入体区355a中。SiGe层325a延 伸于体区355a之内的部分是N-型的，而SiGe层325a延伸于源区360a中的部分是P-型 的。硅区340b是N-型的而垂直延伸于SiGe带325a与沟槽侧壁之间而低于SiGe带325a 的底端。硅区340b连同SiGe带325a—起形成沟道区。硅区340c是P-型的而形成漂移 区305b的部分。顶侧互连层(未显示)沿该结构顶侧延伸而电接触源区360a与重体区365a。底 侧互连层(未显示)沿该结构底侧延伸而电接触基底300。在一个实施方式中，顶侧互连层 和底侧互连层含有金属。介电帽307使绝缘栅电极350绝缘于顶侧互连层。在一个可替代 实施方式中，介电帽307是穹顶型的并延伸出每一沟槽而横向叠盖源区360a。当FET打开时，沟道沿源区360a与漂移区305b之间的每一沟槽侧壁形成于体区 355a内。沟道区包含SiGe带25a，其横向夹于两个硅区之间。当FET打开时，空穴行进通 过沟道区而远离栅介电层界面。然而，SiGe带325a充分降低了空穴在沟道区中的散射而 由此降低沟道电阻。与其中没有SiGe层延伸进入沟道区的现有技术的结构相比，较低的沟 道电阻由此降低了晶体管的Rdson。而且，类似于先前的实施方式，通过维持SiGe带325a与体区355a和漂移区305b 之间的PN结357之间的间隔“e”，就消除了否则就会存在的漏电流和退化的击穿电压特性。 在一个实施方式中，如此设置间隔“e”而使之在结357处于反向电压下时形成的耗尽区并 未到达SiGe带325a。在一个实施方式中，间隔“e”选自500A 5000人的范围。在另一 实施方式中，SiGe带325a具有100 A 500 A范围的厚度。图6A 6J是根据本发明一个实施方式显示于图5中形成P-沟道屏蔽栅FET的示 例性方法的简化横截面示图。在图6A中，P-型硅外延层305形成于重掺杂基底300之上。 在P-沟道MOSFET的情况下，基底300是P-型的，而在P-沟道IGBT的情况下，基底300是 N-型的。硅外延层305可以通过传统的外延工艺方法形成，并可以具有比基底300掺杂浓 度更低的掺杂浓度。在图6B中，可以实施类似于以上结合图3B描述的硅蚀刻工艺过程310而在外延 层305中形成沟槽312。在图6C中，屏蔽介电层315和屏蔽电极320按照以上结合图3C描 述的类似方式形成于沟槽312中。厚介电层306于屏蔽电极320之上形成达到预定厚度。 如在随后的工艺过程步骤可以看到的，介电层306的上表面限定SiGe带延伸所至的沟道区 内的深度。在图6D中，SiGe层325沿所暴露的上沟槽侧壁形成于相邻沟槽之间的平顶区之 上、及介电层306之上。SiGe层325可以在原位用N-型掺杂剂掺杂。在一些实施方式中， 例如，SiGe 325可以通过外延工艺方法、化学气相沉积(CVD)工艺方法、超高真空化学气相 沉积(UHVCVD)工艺方法、原子层化学气相沉积(ALCVD)工艺方法、金属有机化学气相沉积 (MOCVD)工艺方法或其它CVD工艺方法形成。在一些实施方式中，SiGe层325可以具有约 100人 约500A的厚度。在图6E中，可以实施蚀刻工艺330以除去SiGe层325的水平延伸部分，留下沿上 沟槽侧壁的SiGe带325a。在一些实施方式中，蚀刻工艺过程330可以是干法蚀刻工艺过程 和/或湿法蚀刻工艺过程。在图6F中，可以实施蚀刻工艺过程335而除去部分介电层306 由此形成SiGe带325a与剩余的介电层部分306a之间的间隙。蚀刻工艺过程335可以是
13湿法蚀刻工艺过程和/或干法蚀刻工艺过程。在图6G中，硅层340形成于整个结构之上。硅层340可以是掺杂的P_型以使之具 有与外延层305a相同的电导率类型。垂直虚线指示沟槽312的原始轮廓。硅层340可以， 例如，通过外延工艺方法、化学气相沉积(CVD)工艺方法、超高真空化学气相沉积(UHVCVD) 工艺方法、原子层化学气相沉积(ALCVD)工艺方法、金属有机化学气相沉积(M0CVD)工艺方 法或其它CVD工艺方法形成。在图6H中，实施蚀刻工艺过程345以除去硅层340的水平延伸部分而同时保留垂 直部分340a。蚀刻工艺过程345可以是干法蚀刻工艺过程和/或湿法蚀刻工艺过程，可以 使用介电部分360a作为蚀刻终止。这防止相邻沟槽之间的平顶区的过度蚀刻。在图61中，形成了衬于硅区340a侧壁的栅介电层347 (例如，含有氧化物)。可以 形成栅介电层347以便也延伸于介电部分306a之上从而形成较厚的内电极介电(IED)层 309。可替代地，在形成栅介电层347之前，可以在介电部分306a之上形成横向延伸介电层 (例如，含有氧化物)以获得具有所需厚度的内电极介电层309。栅电极350以与先前实施 方式类似的方式形成于IED 309之上。可以实施传统的体注入355而在外延层305b中形成N_型体区355a。注意，体注 入355将硅区340a的上部分340b转变成N-型硅，而同时下部分340c保持P-型。如果需 要，体注入355可以在更早的阶段(例如，在形成栅电极350之前或甚至在形成沟槽312之 前)实施。正如能够所见的，垂直延伸的SiGe带325a垂直夹于硅区340b与355a之间，进 而有利地与PN结357间隔一段间隔“e”。在一个实施方式中，间隔“e”选自约500入 约 l，OOOA。参照图6J，实施传统的源注入360以形成侧接沟槽312的高度掺杂的P_型源区 360a。注意，源注入360将硅区的上部分340b转变成P-型。接着，实施传统的重体注入 365以形成相邻源区360a之间的高度掺杂的N-型重体区365a。以上结合形成以上实施方 式的源区和重体区而讨论的各种考虑因素也适用于本实施方式。顶侧和底侧互连层(未显 示)可以按照先前实施方式的类似方式形成。图7显示了根据本发明一个实施方式具有延伸进入沟道区的SiGe带的示例性 P-沟道沟槽栅FET的简化横截面示图。图7中的沟槽栅FET类似于图5中的屏蔽栅FET， 但是沟槽并不延伸如此之深而且屏蔽电极也被除去。即，基底300、漂移区305b、体区355a、 SiGe带325a、硅区340b和340c，源区360a、和重体区365a都类似于图5中所示的屏蔽栅 FET中其所对应的区。然而，在图7中沟槽结构仅仅包括栅电极350和使栅电极350与其周 围区绝缘的介电层。注意，厚底介电层319可选地沿每一沟槽底部设置而将栅极降低至漏 电容。图8A 81是显示图7中所示的形成P_沟道沟槽栅FET的示例性工艺方法各阶 段的简化横截面示图。在图8A中，沟槽313按照与图6B中的沟槽312类似的方式形成于 P-型外延层305b中，但是沟槽313并未延伸如沟槽312那样深。在图8B中，采用已知技术 形成填充沟槽313的底部部分的厚介电层317(例如，含有氧化物)。正如将在随后的步骤 中所见，介电层317的上表面限定SiGe带延伸的沟道区内的深度。在图8C和8D中描述的 形成SiGe带325a的步骤类似于在图6D 6E中描述那些步骤，因此将不再描述。在图8E 中，每一沟槽内的介电层317采用已知技术凹形化(recess)至预定深度。介电层部分317a由此保留。在图8F和8G中描述的形成N型硅区340a的步骤类似于在图6G-6H中描述的 那些步骤，由此将不再描述。在图8H中，形成衬于硅区340a侧壁的栅介电层347 (例如含有氧化物)。可以形 成栅介电层347以便也延伸于介电部分317a之上从而形成较厚的底介电层319。可替代 地，在形成栅介电层347之前，可以于介电部分317a之上形成一层介电层(例如，含有氧化 物)以获得具有所需厚度的底介电层319。栅电极350按照先前实施方式类似的方式形成 于厚底介电层319之上而可以具有先前实施方式的栅电极的类似性质。厚底介电层319有 助于降低栅极至漏电容，由此改进FET的开关性能。在图81中描述形成源区360a和重体 区365a的步骤类似于在图6J中的那些步骤，因此将不再描述。图9A 9E是显示根据本发明一个实施方式形成具有低电阻沟道区的平面栅 N-沟道场效应晶体管的示例性方法的横截面示图。在图9A中，N-型硅外延层405形成于 高度掺杂的基底400之上。在其中FET是N-沟道M0SFET的情况下，基底400是N-型的， 而在其中FET是N-沟道IGBT的情况下，基底400是P-型的。在一些实施方式中，形成硅 外延层405和基底400的材料和方法分别类似于以上参照图1A描述的硅外延层105和基 底 100。SiGe层410形成于硅外延层405之上。在一些实施方式中，SiGe层410是SiGe 外延层。形成硅-锗层410的材料和方法类似于以上参照图1A描述的SiGe层110。在其 它实施方式中，SiGe层410可以通过注入工艺方法形成。该注入工艺方法可以类似于以上 参照图3E描述的形成SiGe层230a的注入工艺方法230。在图9B中，采用传统的掩模技术将栅介电层417与栅电极420的堆栈形成于SiGe 层410之上。栅极介电层417，例如，可以含有氧化物、氮化物、氧氮化物、高_k介电材料或 它们的各种组合。栅电极420，例如，可以含有掺杂或未掺杂的多晶硅、无定形硅、铜、铝、钨、 硅化物或它们的各种组合。栅电极420通过栅介电层417与SiGe层410绝缘。在图9C中，实施体注入415和驱入(drive-in)以形成延伸通过SiGe层410并终 止于硅外延层405中的P-型体区415。栅电极420能够用作体注入415期间的掩模，以使 体区415与栅电极420自对准。在一些实施方式中，掺杂剂如硼、镓、铝、其它III族掺杂剂 或其各种组合，都可以用于体注入415中。体注入415将SiGe层410延伸通过体区415的 那些部分转变成P-型。因此，硅-锗层410包含P-型区410a和N-型区410b。在图9D中，介电隔离体427 (例如含有氧化物和/或氮化物)沿栅电极420的侧壁 采用已知技术形成。随后实施源注入425以在体区415中形成高度掺杂的N-型源区425。 介电隔离体427能够用作源注入425期间的掩模而使源区425与介电隔离体427自对准。 栅电极420叠盖源区425的延伸能够通过调节介电隔离体427厚度而进行控制。注意，SiGe 层410接受源注入425的部分410c转变成N-型。在图9E中，高度掺杂的P-型重体区419，延伸通过源区425并进入体区425中，采 用传统的重体注入而形成。掩模可以用于限定接受重体注入的区。线描绘的SiGe层410 如图9E中的虚线所示以使图形不过于混乱。接着，传统技术用于形成介电层(未显示)， 例如，含有硼-磷-硅酸盐_玻璃(BPSG)，覆盖栅电极420，而同时留下源区425和暴露的 重体区419表面区。随后采用已知技术形成与源区425和重体区419电接触的顶侧互连层 (未显示)。接触基底400的底侧互连层，采用传统技术形成于底侧上。顶侧和底侧互连层可以含有金属。在操作期间，当施加合适的源电压Vs、栅电压Vb和漏电压Vd而打开晶体管时，电 流流过形成于SiGe层410的部分410a中的沟道区。正如图1的实施方式一样，与应变SiGe 层410相关的较高迁移率降低了沟道电阻，由此降低了晶体管的Rdson。尽管已经在具体类型的晶体管的上下文中描述了本发明的各种实施方式，但是本 发明并不仅限于此。例如，尽管以上描述的一种或多种器件结构和/或工艺过程序列涉及 到M0SFET和IGBT的N-沟道和P_沟道变体，但是根据本发明实施方式的技术也可以适用 于其它类型的器件如沟槽栅同步FET(其中，肖特基(Schottky) 二极管是与沟槽栅或屏蔽 栅M0SFET单片集成的)或本文中描述的器件的超结变体(S卩，具有交替电导率型硅的柱的 器件)。因此，以上的描述不应该作为本发明范围的限制，本发明的范围由所附的权利要求 来限定。
权利要求
一种沟槽栅场效应晶体管，包括沟槽，延伸进入第一电导率型的硅区；栅电极，在每一沟槽中；第二电导率型的体区，在相邻沟槽之间的所述硅区上延伸，每一体区与硅区形成第一PN结，且每一体区包括横向延伸于相邻沟槽之间的第二电导率型的硅 锗层；栅介电层，衬于每一沟槽的至少上侧壁，所述栅介电层使所述栅电极与所述体区绝缘；第一电导率的源区，侧接这些沟槽，每一源区形成具有所述体区之一的第二PN结；以及沟道区，在所述体区内沿所述源区与所述体区的底表面之间的沟槽侧壁延伸，其中所述硅 锗层延伸进入对应的沟道区而由此降低沟道电阻。
2.根据权利要求1所述的晶体管，其中所述硅_锗层与所述第二PN结间隔一段预定距罔。
3.根据权利要求1所述的晶体管，其中所述硅_锗层与第一PN结和第二 PN结间隔一 段预定距离。
4.根据权利要求1所述的晶体管，其中所述硅-锗层将所述体区的上部分与下部分间 隔开。
5.根据权利要求1所述的晶体管，其中每一硅_锗层邻接两相邻沟槽的侧壁。
6.根据权利要求1所述的晶体管，其中每一硅-锗层与对应的第一PN结垂直间隔开 500A ~ IOOOA的一段距离，并与对应的第二 PN结垂直间隔开500A ~ 1000A的一段 距离。
7.根据权利要求1所述的晶体管，其中每一沟槽进一步包括 屏蔽介电层，比衬于所述沟槽的下侧壁的所述栅介电层更厚； 屏蔽电极，在所述栅电极之下的所述沟槽的下部分中；以及内电极介电层，使所述栅电极与屏蔽电极相互绝缘。
8.根据权利要求1所述的晶体管，其中每一沟槽包括沿低于所述栅电极的沟槽底部的 厚底介电层。
9.一种N-沟槽栅场效应晶体管，包括 沟槽，延伸进入N-型硅区；栅电极，在每一沟槽之内；P-型电导率的体区，于相邻沟槽之间的硅区之上延伸，每一体区包括与所述N-型硅区 形成第一 PN-结的P-型电导率的下硅层、所述下硅层之上的P-型电导率的硅_锗层、和所 述硅-锗层之上的P-型电导率的上硅层；以及N-型电导率型的源区，侧接所述沟槽，每一源区与所述上硅层形成第二 PN结。
10.根据权利要求9所述的晶体管，其中每一硅_锗层邻接两相邻沟槽的侧壁。
11.根据权利要求9所述的晶体管，其中每一硅_锗层与对应的第一PN结和第二 PN结 垂直间隔开。
12.根据权利要求9所述的晶体管，其中每一沟槽进一步包括 屏蔽介电层，比衬于所述沟槽下侧壁的栅介电层更厚；屏蔽电极，在所述栅电极之下的所述沟槽下部分中；以及 内电极介电层，使所述栅电极与屏蔽电极相互绝缘。
13.根据权利要求9所述的晶体管，其中每一沟槽包括沿低于所述栅电极的所述沟槽 底部的厚底介电层。
14.根据权利要求9所述的晶体管，进一步包括在体区内沿源区与体区的底表面之间 的沟槽的侧壁延伸的沟道区，其中所述硅-锗层延伸进入对应的沟道区而由此降低所述沟 道电阻。
15.一种沟槽栅场效应晶体管，包括 沟槽，延伸进入第一电导率型的硅区； 栅电极，在每一沟槽中；第二电导率型的体区，在相邻沟槽之间的所述硅区上延伸，每一体区与硅区形成PN结；栅介电层，衬于每一沟槽的至少上侧壁，所述栅介电层使所述栅电极与所述体区绝缘；第一电导率的源区，侧接这些沟槽；以及硅_锗区，垂直延伸通过每一源区并通过对应的体区，所述硅_锗区在到达所述PN结 之前终止于所述对应的体区内。
16.根据权利要求15所述的晶体管，其中每一硅-锗区与对应的PN结间隔开500 1，000人的一段距离。
17.根据权利要求15所述的晶体管，其中每一硅-锗区通过硅区沿其垂直边界限定。
18.根据权利要求15所述的晶体管，其中当所述晶体管处于导通状态时，在所述体区 内沿每一源区与对应的体区的底表面之间的每一沟槽侧壁形成沟道区，以及所述硅-锗区 形成至少一部分所述沟道区以便降低所述沟道电阻。
19.根据权利要求15所述的晶体管，其中每一沟槽包括与其中的所述栅电极绝缘的硅 材料。
20.根据权利要求15所述的晶体管，其中所述硅_锗区被设置于所述沟槽内侧。
21.根据权利要求15所述的晶体管，其中所述晶体管是第一电导率型为P-型而第二电 导率型为N-型的P-沟道晶体管。
22.根据权利要求15所述的晶体管，其中每一沟槽进一步包括 屏蔽介电层，比衬于所述沟槽的下侧壁的所述栅介电层更厚； 屏蔽电极，在所述栅电极之下的所述沟槽的下部分中；以及内电极介电层，使所述栅电极与屏蔽电极相互绝缘。
23.根据权利要求15所述的方法，其中每一沟槽包括沿低于所述栅电极的所述沟槽底 部的厚底介电层。
24.一种垂直传导的平面栅场效应晶体管，包括 第一电导率型的硅区；硅_锗层，延伸于所述硅区之上；栅电极，横向延伸于所述硅锗层之上但与之绝缘；第二电导率型的体区，延伸于所述硅-锗层与所述硅区中；第一电导率型的源区，延伸于所述硅-锗层中，所述栅电极同时横向叠盖所述源区与 体区而使部分所述硅锗层直接在所述源区与所述体区的外边界之间的所述栅电极下延伸 而形成沟道区。
25.根据权利要求所述的晶体管24，其中所述源区延伸通过的所述硅-锗层部分为第 一电导率型，而所述体区延伸通过的所述硅-锗层部分为第二电导率型。
26.一种形成沟槽栅场效应晶体管的方法，包括 形成延伸进入第一电导率型的硅区的沟槽；形成在每一沟槽中的栅电极；形成第二电导率的体区而使每一体区包括与所述硅区形成第一 PN结的下硅区，所述 下硅层之上的硅-锗层，和所述硅-锗层之上的上硅层；以及形成侧接所述沟槽的第一电导率型的源区，每一源区与所述上硅层形成第二 PN结。
27.根据权利要求26所述的方法，其中每一硅_锗层邻接两相邻沟槽的侧壁。
28.根据权利要求26所述的方法，其中每一硅_锗层与对应的第一PN结和第二 PN结 垂直间隔开。
29.根据权利要求26所述的方法，进一步包括 在形成所述栅电极之前形成衬于每一沟槽的下侧壁的屏蔽介电层； 形成在每一沟槽的下部分中的屏蔽电极；以及 在每一沟槽中的所述屏蔽电极之上形成内电极介电层。
30.根据权利要求26所述的方法，进一步包括在形成所述栅电极之前，形成沿每一沟槽底部的厚底介电层。
31.根据权利要求26所述的方法，其中当所述晶体管处于导通状态时，在沿每一源区 与对应的体区的底表面之间的每一沟槽侧壁的所述体区中形成沟道，所述硅-锗层横向延 伸进入至少一部分所述沟道用以降低所述沟道电阻。
32.根据权利要求26所述的方法，其中形成所述体区的步骤包括 在所述硅区之上形成硅_锗层；在所述硅-锗层之上形成外延硅层，所述外延硅层形成所述上硅层； 通过所述硅_锗层和所述外延硅层注入第二电导率型的掺杂剂而由此在所述硅区内 形成注入区，所述注入区形成所述下硅层。
33.根据权利要求26所述的方法，其中形成所述体区的步骤包括 注入第二电导率型掺杂剂而在所述硅区形成注入区；以及注入掺杂剂而在所述注入区内形成一层硅_锗层以使低于所述硅_锗层延伸的一部分 所述注入区形成所述下硅区，而延伸于所述硅-锗层之上的一部分所述注入区形成所述上硅区。
34.一种形成沟槽栅场效应晶体管的方法，包括 形成延伸进入第一电导率型的硅区的沟槽；形成第二电导率型的体区而使每一体区与所述硅区形成PN结，并且每一体区包括垂 直延伸的硅-锗层；在每一沟槽中形成栅电极；以及形成侧接所述沟槽的第一电导率的源区，其中所述硅_锗层在到达所述PN结之前沿所述垂直尺度终止。
35.根据权利要求15所述的方法，其中每一硅-锗层与对应的PN结间隔开 500入~ 1,000入的一段距离。
36.根据权利要求15所述的方法，其中每一硅-锗层通过硅区沿其垂直边界限定。
37.根据权利要求15所述的方法，其中当所述晶体管处于导通状态时，沟道区形成于 沿每一源区与对应的体区的底表面之间的每一沟槽侧壁的所述体区内，而所述硅-锗层形 成至少一部分所述沟道区用于降低所述沟道电阻。
38.根据权利要求15所述的方法，其中形成所述体区的步骤包括 形成在每一沟槽中的介电层；用所述介电层之上的硅-锗层衬于上沟槽侧壁；凹形化所述介电层以暴露直接低于所述硅-锗层的每一沟槽侧壁的一部分； 在所述沟槽内侧形成外延硅层以使所述外延硅层衬于每一沟槽侧壁的所述暴露部分；和向所述硅区、所述硅_锗层和所述外延硅层注入第二电导率型的掺杂剂由此形成所述 体区。
39.根据权利要求15所述的方法，其中所述硅-锗区形成于所述沟槽内侧。
40.根据权利要求15所述的方法，其中所述晶体管是所述第一电导率型为P-型而所述 第二电导率型为N-型的P-沟道晶体管。
41.根据权利要求26所述的方法，进一步包括 在形成所述栅电极之前形成衬于每一沟槽下侧壁的屏蔽介电层； 形成在每一沟槽下部分中的屏蔽电极；以及 在每一沟槽中的所述屏蔽电极之上形成内电极介电层。
42.根据权利要求26所述的方法，进一步包括在形成所述栅电极之前，形成沿每一沟槽底部的厚底介电层。
43.一种形成垂直传导的平面栅场效应晶体管的方法，包括 形成第一电导率型的硅区之上的硅-锗层；形成横向延伸于所述硅-锗层之上但与之绝缘的栅电极； 形成延伸于所述硅-锗层与所述硅区中的第二电导率型的体区；以及 形成至少延伸进入所述硅-锗层的第一电导率型的源区，所述栅电极同时横向叠盖所 述源区与体区以使部分所述硅锗层直接在所述源区与所述体区的外边界之间的所述栅电 极下延伸而形成沟道区。
44.根据权利要求43所述的方法，进一步包括在形成所述源区之前，形成沿所述栅电极侧壁的介电隔离体。
全文摘要
一种沟槽栅场效应晶体管，包括延伸进入第一电导率型的硅区的沟槽，以及每一沟槽中的栅电极。第二电导率型的体区在相邻沟槽之间的硅区上延伸。每一体区与硅区形成第一PN结，而每一体区包括横向延伸于相邻沟槽之间的第二电导率型的硅-锗层。第一电导率的源区侧接这些沟槽，而每一源区形成具有一个体区的第二PN结。沟道区在体区内沿源区与体区的底表面之间的沟槽侧壁延伸。硅-锗层延伸进入对应的沟道区而由此降低沟道电阻。
文档编号H01L29/76GK101897028SQ200880120765
公开日2010年11月24日 申请日期2008年12月9日 优先权日2007年12月13日
发明者潘南西, 王 琦 申请人:飞兆半导体公司