专利名称：一种新型抗nmos器件总剂量辐照的集成电路的制作方法
技术领域：
本发明涉及集成电路，尤其涉及一种新型抗NMOS器件总剂量辐照的集 成电路，属于电子技术领域。
背景技术：
集成电路技术正越来越广泛的被应用于航天、军事、核电和高能物理等 与总剂量辐照相关的行业中。而且随着集成电路集成度的不断提高，半导体 器件的尺寸日益减小，浅槽隔离技术正以其优良的器件隔离性能成为集成电 路中器件之间电学隔离的主流技术。但是由于总剂量辐照粒子对于器件中二 氧化硅氧化层的损伤，会在浅槽隔离结构的氧化层内产生大量的固定正电荷。 在NMOS器件中，这些固定正电荷会引起浅槽隔离氧化层附近的衬底反型， 并在一定的源漏偏压下形成寄生管漏电。在器件主管开启之前，主管处于关 态，但是这时的寄生管已经导通，而且由于这时的浅槽隔离材料二氧化硅与 衬底之间的界面处接触质量很好，界面态很少，寄生管沟道迁移率比较大， 电子运动速度较快，就会形成较大的关态泄漏电流。这种关态泄漏电流会大 大增加集成电路的功耗，并对集成电路的可靠性产生较大的负面影响，成为 现阶段亟待解决的一个总剂量辐照可靠性问题。
因此，如果能够在不改变浅槽隔离技术的主流制备工艺的前提下提出一 种可以大幅度增加浅槽隔离材料二氧化硅与衬底之间产生的界面态数量并大 大降低寄生管沟道迁移率，最终减少NMOS器件总剂量辐照后CMOS集成电 路和器件关态泄漏电流的新型隔离技术，将会对整个集成电路的抗辐照加固 具有重大的意义。本发明的目的是提供一种可以减少NMOS器件总剂量辐照后关态泄漏电 流的新型抗总剂量辐照的集成电路。
本发明在现有的CMOS集成电路浅槽隔离技术(shallow-trench isolation: STI)基础上，采用与传统CMOS制造工艺完全兼容的水汽氧化制备的二氧化 硅材料作为沟槽填充材料与衬底材料之间的界面材料，由此提高沟槽与衬底 之间在界面处的界面态的浓度，大幅度降低寄生晶体管沟道的迁移率，从而 减少总剂量辐照后寄生晶体管电流，达到降低NMOS器件总剂量辐照后关态 泄漏电流的目的。
具体来说，为了达到上述技术目的，本发明采用如下技术方案
一种抗NMOS器件总剂量辐照的集成电路，所述集成电路包括NMOS器 件，也可包括PMOS器件，所述器件之间通过衬底上的沟槽隔离，其特征在 于，在和所述NMOS器件相邻的沟槽中，沟槽填充材料和衬底材料之间存在 一水汽氧化制备的二氧化硅材料，也就是说，在每个NMOS器件两侧的两个 沟槽中，均设置该界面材料，和该NMOS器件和NMOS器件还是PMOS器 件相邻无关，如图lb所示。
所述水汽氧化制备的二氧化硅可通过下列方法制备向含硅界面通入高 纯水和氧气的混合气体以氧化所述界面中的硅得到二氧化硅；所述混合气体 的优选温度为95°C;所述混合气体中高纯水和氧气的质量比优选为1: 10。 所述高纯水指的是半导体工业中常用的去离子水，比如符合高纯水国家标准 GB1146.1-89至GB1146.1卜89[168]的高纯水。。
所述水汽氧化制备的二氧化硅材料的厚度优选在15纳米到60纳米的范 围内。
所述沟槽填充材料可以是常规使用的二氧化硅，所述衬底材料可以是常 规使用的硅。
图la,b分别显示了常规浅槽隔离技术和本发明在沟槽与衬底之间的界面
4处的界面态浓度对比，可以看到本发明集成电路主要利用水汽氧化制备的二 氧化硅材料与衬底之间在界面接触处产生的大量界面态，通过高浓度的界面 态降低寄生晶体管沟道的迁移率，从而大幅度减少寄生晶体管泄漏电流，降
低NMOS器件的关态泄漏电流。在常规的浅槽隔离技术中，沟槽填充材料 (Si02)与衬底材料(Si)直接接触，由于二氧化硅与硅有着非常好的界面接 触质量，因此界面处的界面态浓度较小，在总剂量辐照下形成寄生晶体管后 寄生沟道迁移率较大，寄生源漏导通电流较大，造成了比较大的NMOS器件 的关态泄漏电流。
图2给出了分别采用传统浅槽隔离结构和本发明浅槽隔离结构的集成电 路中的NMOS晶体管器件导通电流比较。从图中可以看出，在栅压小于零的 时候采用传统浅槽隔离结构的NMOS晶体管就已经存在很大的电流，这种大 电流在器件还未进入工作状态的时候就己经存在，给CMOS集成电路造成很 大的功率损耗，并在很大程度上降低了CMOS集成电路的应用可靠性。而采 用本发明浅槽的隔离结构的NMOS晶体管在关态时电流非常小，几乎为零， 对电路性能的影响可以忽略，大大增强了 CMOS集成电路的可靠性，降低了 CMOS集成电路的功率损耗。
除此之外，本发明的抗总剂量辐照工艺结构的另一特点是所采用的水汽 氧化制备的二氧化硅材料具有与传统的CMOS工艺完全兼容的特点，并保留 了传统的浅槽隔离工艺结构在集成电路隔离方面具有的所有技术优势，制造 工艺步骤非常简单。
和现有技术相比，本发明所提出的能大幅度降低集成电路NMOS器件总 剂量辐照后关态泄漏电流的新型隔离技术，可以大大增强集成电路的抗总剂 量辐照性能，对于减少总剂量辐照下集成电路的功耗和增强集成电路的可靠 性具有重大意义，在集成电路抗总剂量辐照加固技术应用中，有着明显的优 势和广泛的应用前景。
图1显示常规浅槽隔离技术和本发明在沟槽与衬底之间界面处的界面态
浓度对比，图la表示常规技术，图lb表示本发明技术；
图2显示现有浅槽隔离结构和本发明浅槽隔离结构的NMOS器件导通电 流比较；
图3-7显示实施例制备集成电路的各个步骤。
具体实施例方式
下面通过一个具体的制备实施例结合附图对本发明作进一步描述。 本实施例制备根据本发明的基于水汽氧化制备的二氧化硅材料的抗 NMOS器件总剂量辐照的集成电路，主要包括如下步骤
1) 二氧化硅和氮化硅的形成。如图3所示，在硅衬底1上热氧化生长 一层厚度大约为100埃米至200埃米的二氧化硅作为氮化硅与硅衬底之间的 应力缓冲层2，然后再用低压化学气相淀积(LPCVD)方法淀积一层1000埃 米至1500埃米氮化硅，作为阻挡层3。
2) 沟壑光刻和刻蚀。如图4所示，在用光刻版光刻定义出所示图形后， 用反应离子刻蚀(RIE)方法在MOS器件之间刻蚀梯形沟槽4，刻蚀气体可 以是Cl2， HBr，和02等，槽宽约为100至250纳米，槽深约为300纳米至 500纳米，梯形槽的正梯形边的倾斜角度约为75° 89°。
3) 水汽氧化生长二氧化硅材料5。如图5所示，向沟槽4中通入含有 高纯水的氧气，两者的混合气体一般加热到95t:左右，高纯水和氧气的质量 比大约为1: IO左右，所生长的水汽氧化的二氧化硅材料5的厚度大约为15 纳米至60纳米之间。
4) 淀积沟槽填充材料6。如图6所示，用高密度等离子体CVD (HDPCVD)的方法淀积沟槽填充材料二氧化硅至步骤2所刻蚀的沟槽4中。
刻蚀与淀积的比例即所谓的Etch/Depo比例，通常保持在0.14~0.33之间。5) 去除应力缓冲层。如图7所示，用化学机械抛光(CMP)，浓磷酸 煮，漂洗等方法去除应力缓冲层材料，得到最终的隔离结构。
权利要求
1.一种抗NMOS器件总剂量辐照的集成电路，所述集成电路包括NMOS器件，也可包括PMOS器件，所述器件之间通过衬底上的沟槽隔离，其特征在于，在和所述NMOS器件相邻的沟槽中，沟槽填充材料和衬底材料之间存在一水汽氧化制备的二氧化硅材料。
2. 如权利要求1所述的集成电路，其特征在于，所述水汽氧化制备的二 氧化硅通过下列方法制备向含硅界面通入高纯水和氧气的混合气体以氧化 所述界面中的硅得到二氧化硅。
3. 如权利要求2所述的集成电路，其特征在于，所述混合气体的温度为 95°C。
4. 如权利要求2所述的集成电路，其特征在于，所述混合气体中高纯水 和氧气的质量比为1: 10。
5. 如权利要求1所述的集成电路，其特征在于，所述二氧化硅材料的厚 度在15纳米到60纳米的范围内。
6. 如权利要求l-5任意一项所述的集成电路，其特征在于，所述沟槽填充 材料是二氧化硅。
7. 如权利要求l-5任意一项所述的集成电路，其特征在于，所述衬底材料是硅。
全文摘要
本发明公开了一种新型抗NMOS器件总剂量辐照的集成电路，属于电子技术领域。本发明抗NMOS器件总剂量辐照的集成电路包括NMOS器件，也可包括PMOS器件，所述器件之间通过衬底上的沟槽隔离，其特征在于，在和所述NMOS器件相邻的沟槽中，沟槽填充材料和衬底材料之间存在一水汽氧化制备的二氧化硅材料。所述水汽氧化制备的二氧化硅通过下列方法制备向含硅界面通入高纯水和氧气的混合气体以氧化所述界面中的硅得到二氧化硅。本发明可用于航天、军事、核电和高能物理等与总剂量辐照相关的行业。
文档编号H01L27/088GK101667576SQ20091009341
公开日2010年3月10日 申请日期2009年9月30日 优先权日2009年9月30日
发明者文 刘, 如 黄 申请人:北京大学