专利名称::半导体集成电路的制作方法
技术领域:
:本发明涉及一种能够实现可重新配置的逻辑电路的半导体集成电路。
背景技术:
:近年来,正在积极进行着希望同时利用电子作为电荷的性质和作为自旋的性质来实现新的器件的研究。作为其中之一的自旋晶体管具的特征(例如参照S.SugaharaandM.Tanaka,Appl.Phys.Lett.84,2307(2004))。利用该自旋晶体管可以实现可重新配置的逻辑电路(例如参照T.Matsuno,S.Sugahara,andM.Tanaka,Jpn.J.Appl.Phys.43,6032(2004))。利用自旋晶体管的可重新配置的逻辑电路与利用静态随机访问存储器(SRAM)的可重新配置的逻辑电路不同,可以非易失性地存储数据,所以一旦进行了编程,则再起动时无需再次进行编程。另外,自旋晶体管由于可以高速改写,所以适用于可重新配置的逻辑电路。但是,在以往的利用了自旋晶体管的可重新配置的逻辑电路中,有在通常动作时发生的贯通电流大,逻辑电路的功耗也随之变大的问题。
发明内容根据本发明的一个方面,提供一种半导体集成电路,具备N沟道型自旋FET,在源端与漏端间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结,输入信号被输入于栅端,第一电源电位被施加于源端,漏端与输出端相连接;P沟道型FET,时钟信号-故输入于栅端,对源端施加比上述第一电源电位高的第二电源电位,漏端与上述输出端相连接;后级电路(subsequentcircuit),其输入端与上述输出端相连接;以及控制电路,在使上述P沟道型FET导通而开始了上述输出端的充电之后使上述P沟道型FET截止而结束上述充电,并将上述输入信号提供给上述N沟道型自旋FET的栅端。根据本发明的一个方面,提供一种半导体集成电路,具备串联连接体,其中取高电阻状态以及低电阻状态之一的电阻变化元件和输入信号被输入于栅端的N沟道型FET被相互串联连接,该串联连接体的一端被施加第一电源电位,其另一端与输出端相连接;向栅端输入时钟信号,向源端施加比上述第一电源电位高的第二电源电位,向漏端连接上述输出端的P沟道型FET;后级电路(subsequentcircuit),其输入端与上述输出端相连接;以及控制电路,在使上迷P沟道型FET导通而开始了上述输出端的充电之后使上述P沟道型FET截止而结束上述充电,并将上述输入信号提供给上述N沟道型FET的栅端。根据本发明的一个方面,提供一种半导体集成电路,具备N沟道型自旋FET,在源端与漏端间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结,时钟信号被输入于栅端,第一电源电位被施加于源端;P沟道型FET,上述时钟信号被输入于栅端,对源端施加比上述第一电源电位高的第二电源电位,漏端与上述输出端相连接;逻辑电路,连接在上述N沟道型自旋FET的漏端与上述输出端之间;以及后级电路(subsequentcircuit),其输入端与上述输出端相连接,其中,在上述高电阻状态时不向上述输出端输出上述逻辑电路的输出信号,在上述低电阻状态时向上述输出端输出上述逻辑电路的输出信号。根据本发明的一个方面,提供一种半导体集成电路,其特征在于,具备串联连接体,其中取高电阻状态以及低电阻状态之一的电阻变化元件和时钟信号被输入于栅端的N沟道型FET被相互串联连接,该串联连接体的一端被施加第一电源电位;向栅端输入上述时钟信号,向源端施加比上述第一电源电位高的第二电源电位,向漏端连接输出端的P沟道型FET;逻辑电路,连接在上述上述串联连接体的另一端与上述输出端之间;以及后级电路(subsequentcircuit),其输入端与上述输出端相连接;其中,在上述高电阻状态时不向上述输出端输出上述逻辑电路的输出信号,在上述低电阻状态时向上述输出端输出上述逻辑电路的输出信号。图l是第一实施例的半导体集成电路的图。图2是自旋FET的例子的图。图3是第一实施例的电路例子的图。图4是第一实施例的电路例子的图。图5是第一实施例的电路例子的图。图6是第一实施例的电路例子的图。图7是比较以往电路与本申请的电路的图。图8是第二实施例的半导体集成电路的图。图9是第二实施例的半导体集成电路的图。图IO是笫二实施例的电路例子的图。图ll是第二实施例的电路例子的图。图12是第三实施例的半导体集成电路的图。图13是图12的半导体集成电路的变形例子的图。图14是第四实施例的半导体集成电路的图。图15是第四实施例的半导体集成电路的图。图16是图14的半导体集成电路的变形例子的图。图17是图15的半导体集成电路的变形例子的图。图18是作为应用例子的半导体集成电路的图。图19是作为应用例子的半导体集成电路的图。图20是作为应用例子的半导体集成电路的图。图21是作为应用例子的半导体集成电路的图。图22是作为应用例子的半导体集成电路的图。图23是写入电路的例子的图。图24是开关盒的例子的图。图25是充电期间控制型逻辑电路的第一例子的图。图26是图25的电路例子的波形图。图27是图25的电路例子的波形图。图28是充电期间控制型逻辑电路的第二例子的图。图29是充电期间控制型逻辑电路的第二例子的图。图30是充电期间控制型逻辑电路的第三例子的图。图31是充电期间控制型逻辑电路的第四例子的图。图32是充电期间控制型逻辑电路的第四例子的图。图33是ReRAM的基本结构的图。具体实施例方式下面结合附图对本发明的半导体集成电路进行详细说明。1.概要在本发明中,使用能够非易失性地存储数据的自旋FET(场效应晶体管)或电阻变化元件来构成可重新配置的逻辑电路,并且控制其动作定时以防止在第一和第二电源电位之间流过的贯通电流,实现低功耗化。此处,所谓自旋FET是指,在源端与漏端之间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结的FET。栅/源/漏端是指自旋FET的栅/源/漏电极。半导体-磁性体结是指半导体与磁性体接触而形成的结。该结主要相当于肖特基结。通过经由肖特基结流过隧道电流而呈现磁阻效应。另外,电阻变化元件是指取高电阻状态与低电阻状态之一的可变电阻元4牛。第一基本电路在第一基本电路中,在第一和第二电源电位之间经由输出端串联连接了P沟道型FET和N沟道型自旋FET。另外,向P沟道型FET的栅端输入时钟信号,向N沟道型自旋FET的栅端输入输入信号。在使P沟道型FET导通而开始了输出端的充电之后,使P沟道型FET截止而结束输出端的充电,例如在P沟道型FET截止的状态下输入输入信号。通过该动作定时,两个晶体管不会同时导通,所以防止了在第一与第二电源电位之间流过的贯通电流,实现了低功耗化。另外,从输出端的充电结束开始到输出端的充电再次开始为止的期间被设定成在磁隧道结或半导体-磁性体结为高电阻状态时输出端的电位不依赖于输入信号而总是成为超过后级电路(例如反相器、緩冲器等逻辑电路)的电路阈值的值的期间。即,在磁隧道结或半导体-磁性体结为高电阻状态时禁止输入信号通过。另外,从输出端的充电结束开始到输出端的充电再次开始为止的期间被设定成在磁隧道结或半导体-磁性体结为低电阻状态时输出端的电位依赖于输入信号而成为超过或低于后级电路(例如反相器、緩沖器等逻辑电路)的电路阈值的值的期间。即,在磁隧道结或半导体-磁性体结为低电阻状态时允许输入信号通过。这样,在第一基本电路中,可以实现能够根据对N沟道型自旋FET写入的数据来重新配置(reconfigurable)允许/禁止输入信号通过的功能的、且在通常动作时不发生贯通电流的可重新配置的逻辑电路。第二基本电路在第二基本电路中,将第一基本电路的N沟道型自旋FET变夂为包括N沟道型FET和电阻变化元件的串联连接体。另外,向P沟道型FET的栅端输入时钟信号,向N沟道型FET的栅端输入输入信号。在使P沟道型FET导通而开始了输出端的充电之后,使P沟道型FET截止而结束输出端的充电,例如在P沟道型FET截止的状态下输入输入信号。通过该动作定时,两个晶体管不会同时导通,所以防止了在第一和第二电源电位之间流过的贯通电流,实现了低功耗化。另外,从输出端的充电结束开始到输出端的充电再次开始为止的期间被设定成在电阻变化元件为高电阻状态时输出端的电位不依赖于输入信号而总是成为超过后级电路(例如反相器、緩沖器等逻辑电路)的电路阈值的值的期间。即,在电阻变化元件为高电阻状态时禁止输入信号通过。另外,从输出端的充电结束开始到输出端的充电再次开始为止的输入信号而成为超过或低于后级电路(例如反相器、緩沖器等逻辑电路)的电路阔值的值的期间。即,在电阻变化元件为低电阻状态时允许输入信号通过。这样,在第二基本电路中,也可以实现能够根据对电阻变化元件写入的数据来重新配置允许/禁止输入信号通过的功能的、且在通常动作时不发生贯通电流的可重新配置的逻辑电路。第三基本电路在第三基本电路中,在第一和第二电源电位之间经由输出端串联连接P沟道型FET和N沟道型自旋FET。另外,在输出端与N沟道型自旋FET之间连接逻辑电路。向P沟道型FET的栅端和N沟道型自旋FET的栅端输入时钟信号。在该情况下,在时钟信号为"L"时输出端被充电;在时钟信号为"H"时,根据N沟道型自旋FET的状态而向输出端输出逻辑电路的输出信号。即,在N沟道型自旋FET为高电阻状态时,禁止向输i端输出逻辑电路的输出信号。而在N沟道型自旋FET为低电阻状态时,允许向输出端输出逻辑电路的输出信号。在该动作定时下,P沟道型FET和N沟道型自旋FET不会同时导通,防止了在第一与第二电源电位之间流过的贯通电流,实现了低功耗化。这样,在第三基本电路中,可以实现能够根据对N沟道型自旋FET写入的数据来重新配置允许/禁止逻辑电路的输入信号通过的功能的、且在通常动作时不发生贯通电流的可重新配置的逻辑电路。第四基本电路在第四基本电路中,将第三基本电路的N沟道型自旋FET变更为包括N沟道型FET和电阻变化元件的串联连接体。另外,向P沟道型FET的栅端以及N沟道型FET的栅端输入时钟信号。在该情况下,在时钟信号为"L"时输出端^L充电;在时钟信号为号。即,在电阻变化元件为高电阻状态时,禁止向输出端输出逻辑电路的输出信号。而在电阻变化元件为低电阻状态时,允许向输出端输出逻辑电路的输出信号。在该动作定时下,P沟道型FET和N沟道型自旋FET也不会同时导通,防止了在第一与第二电源电位之间流过的贯通电流,实现了低功耗化。这样,在第四基本电路中,可以实现能够根据对电阻变化元件写入的数据来重构许可/禁止逻辑电路的输出信号的输出的功能、而且在通常动作时不发生贯通电流的可重新配置的逻辑电路。2.实施例(1)第一实施例第一实施例涉及第一基本电路。图l为第一实施例的半导体集成电路。向N沟道型自旋FETSN1的栅端输入输入信号A,向源端施加第一电源电位(例如接地电位)Vss,漏端与输出端O相连接。向P沟道型MISFET(金属绝缘体半导体场效应晶体管)Pl的栅端输入时钟信号CL,向源端施加比第一电源电位Vss高的第二电源电位(例如正的电源电位)Vdd,漏端与输出端O相连接。控制电路11输出时钟信号CL和输入信号A。此处,控制电路ll包括在下一个动作定时输出时钟信号CL和输入信号A的全部电路(例如前级的逻辑电路、传输门等)。控制电路11在使时钟信号CL为"L"而使P沟道型MISFETPl导通以开始了输出端O的充电之后,使时钟信号CL为"H"使P沟道型MISFETPl截止以结束输出端O的充电,将输入信号A提供给N沟道型自旋FETSN1的栅端。输出端O连接了后级的反相器12的输入端。反相器12例如是钟控反相器(clockedinverter)。N沟道型自旋FETSN1在源端与漏端之间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结。磁隧道结或半导体-磁性体结的高电阻状态的电阻值设为输出端O的电位不依赖于输入信号A而总是成为超过后级的反相器12的电路阈值的值。即,在磁隧道结或半导体-磁性体结为高电阻状态时,禁止输入信号A的通过。磁隧道结或半导体-磁性体结的低电阻状态的电阻值设为输出端O的电位依赖于输入信号A而成为超过或低于后级的反相器12的电路阈值的值。即,在磁隧道结或半导体-磁性体结为低电阻状态时,允许输入信号A的通过。图2示出具有磁隧道结的自旋FET的例子。图2的(a)所示的自旋FET在P型半导体基板1内具有N型源/漏扩散层2A、2B,在N型源/漏扩散层2A、2B之间的沟道区上隔着栅绝缘膜3具有栅电极(栅端G)4。另夕卜,在N型源/漏扩散层2A、2B上,分别隔着隧道势垒膜5A、5B形成有铁^磁性膜6A、6B。铁/磁性膜6A、6B与源/漏电极(源/漏端)S/D连接。铁磁性膜6A、6B中的一个是磁化方向被固定的磁固定层(钉扎层),另一个为磁化方向变化的磁记录层(自由层)。关于隧道势垒膜5A、5B中的一个,也可以省略。另外,还可以将隧道势垒膜5A、5B二者均省略,在该情况下,自旋FET具有半导体-磁性体结。关于铁磁性膜6A、6B的磁化方向,既可以是关于铁磁性膜6A、6B的膜面成水平的方向(面内》兹化,in-planemagnetization),也可以是关于铁》兹性膜6A、6B的膜面成垂直方向(垂直磁化,perpendicularmagnetization)。该自旋FET的磁隧道结的电阻值是由铁磁性膜6A、6B的相对磁化方向决定的。图2的(b)所示的自旋FET在P型半导体基板1内具有N型源/漏扩散层2A、2B,在N型源/漏扩散层2A、2B之间的沟道区域上隔着栅绝缘膜3具有栅电极(栅端G)4。另外,在N型源/漏扩散层2B上,形成有包括铁磁性膜6A、隧道势垒膜5以及铁磁性膜6B的层叠膜。N型源/漏扩散层2A以及铁磁性膜6B与源/漏电极(源/漏端)S/D连接。铁磁性膜6A、6B中的一个为磁化方向被固定的磁固定层(钉扎层),另一个为磁化方向变化的磁记录层(自由层)。关于隧道势垒膜5,还可以省略,在该情况下,自旋FET具有半导体-磁性体结。关于铁磁性膜6A、6B的磁化方向,既可以是关于铁磁性膜6A、6B的膜面成水平的方向(面内磁化),也可以是关于铁磁性膜6A、6B的膜面成垂直的方向(垂直磁化)。该自旋FET的磁隧道结的电阻值是由铁磁性膜6A、6B的相对磁化方向决定的。图2的(c)所示的自旋FET与该图(a)以及(b)所示的自旋FET不同,不具有N型源/漏扩散层。在P型半导体基板1的表面区域中形成有凹部,在该凹部内形成有隧道势垒膜5A、5B以及铁磁性膜6A、6B。在铁磁性膜6A、6B之间的沟道区域上隔着栅绝缘膜3形成有栅电极(栅端G)4。铁磁性膜6A、6B与源/漏电极(源/漏端)S/D连接。铁磁性膜6A、6B中的一个为磁化方向被固定的磁固定层(钉扎层),另一个为磁化方向变化的磁记录层(自由层)。对于隧道势垒膜5A、5B中的一个,也可以省略。另外,还可以将隧道势垒膜5A、5B二者均省略,在该情况下,自旋FET具有半导体-磁性体结。关于铁磁性膜6A、6B的磁化方向,既可以是关于铁磁性膜6A、6B的膜面成水平的方向(面内磁化),也可以是关于铁磁性膜6A、6B的膜面成垂直的方向(垂直磁化)。该自旋FET的磁隧道结的电阻值是由铁磁性膜6A、6B的相对》兹化方向决定的。图3以及图4示出第一实施例的电路例子。在这些电路例子中,使用钟控反相器作为图1的反相器12,并省略了控制电路。钟控反相器包括串联连接的P沟道型MISFETP2、P3以及N沟道型MISFETN2、N3。P沟道型MISFETP2和N沟道型MISFETN2的栅端(输入端)与输出端O相连接,并被输入V1。时钟信号CL被输入到N沟道型MISFETN3的栅端,时钟信号CL的反相信号bCL^皮输入到P沟道型MISFETP3的栅端。另外,在图4的电路例子中,相对于图3的电路例子,在N沟道型自旋FETSN1的源端还具有栅端被输入了时钟信号CL的N沟道型MISFETNl。图5示出在图3以及图4的电路例子中,N沟道型自旋FETSN1处于低电阻状态时的动作波形。在时钟信号CL为"L(=0)"时,P沟道型MISFETP3和N沟道型MISFETN3截止,钟控反相器为非动作状态。另外,P沟道型MISFETP1导通,输出端O被充电,V1为"H(-1)"。此时,是输入信号A未,皮输入的状态("L");并且,在图4的电路例子中,N沟道型MISFETN1截止,所以不发生贯通电流。如果时钟信号CL从"L,,变化为"H",则P沟道型MISFETPl截止,输出端O的充电结束,并且钟控反相器成为动作状态。另外,在图4的情况下,N沟道型MISFETNl导通。因此,如果在时钟信号CL为"H"的状态下输入输入信号A,VI的值根据输入信号A的值而确定。例如,如该图4所示,在输入信号A为"H"时,输出端O的电荷经由N沟道型自旋FETSN1向第一电源电位Vss急速地放电,所以VI从"H"变化为"L"。与其相对,在输入信号A为"L,,时,VI保持"H"。这样,在N沟道型自旋FETSN1处于低电阻状态的情况下,在输入信号A为"H"时,钟控反相器的输出信号Z为"H",而在输入信号A为"L"时,钟控反相器的输出信号Z为"L"。另外,在时钟信号CL为"L"时,钟控反相器的输出信号Z不受Vl值影响,而继续保持此前的CL-"H"时的状态。图6示出在图3以及图4的电路例子中,N沟道型自旋FETSN1处于高电阻状态时的动作波形。在时钟信号CL为"L(=0)"时,P沟道型MISFETP3和N沟道型MISFETN3截止,钟控反相器为非动作状态。另外,P沟道型MISFETP1导通,输出端O被充电,V1成为"H(-1)"。此时,是输入信号A未被输入的状态("L"),另外,在图4的电路例子中,N沟道型MISFETNl截止,所以不发生贯通电流。在时钟信号CL从"L"变化为"H"时,P沟道型MISFETPl截止,输出端O的充电结束,钟控反相器成为动作状态。另外,在图4的情况下,N沟道型MISFETNl导通。但是,在N沟道型自旋FETSN1处于高电阻状态时,即使在时钟信号CL为"H"的状态下输入输入信号A时,VI的值也不会根据输入信号A的值而变化。即,在输入信号A为"H"时,N沟道型自旋FETSN1导通,但其导通电阻(源端与漏端之间的电阻值)非常大。因此,输出端O的电荷经由N沟道型自^走FETSN1向第一电源电位Vss;改电的速度变慢。因此,通过设定时钟信号CL的周期以在VI的电位小于后级的钟控反相器的电路阁值之前使时钟信号CL从"H"返回到"L",从而使VI不依赖于输入信号A而仍保持"H"。这样,在N沟道型自旋FETSN1处于高电阻状态的情况下,钟控反相器的输出信号Z始终为"L",输入信号A的通过被禁止。表1示出图3以及图4的电路例子的真值表。表1真值表<table>tableseeoriginaldocumentpage17</column></row><table>另外,关于输入输入信号A的定时,例如,在图3所示的电路例子中,在P沟道型MISFETPl截止的状态(充电结束状态)下将输入信号A施加于N沟道型自旋FETSN1的栅端,从而可以防止在充电时发生的贯通电流。另夕卜,例如,在图4所示的电路例子中,在P沟道型MISFETP1导通时(充电时),N沟道型MISFETNl始终截止而防止了贯通电流,所以在使P沟道型MISFETP1导通而开始了充电之后向N沟道型自旋FETSN1的栅端施加输入信号A即可。如上所述,在第一实施例中,可以实现能够根据对N沟道型自旋FET写入的数据来重新配置许可/禁止输入信号的通过的功能、且在通常动作时不发生贯通电流的可重新配置的逻辑电路。另外,N沟道型自旋FET的磁化状态即使在切断了电源之后也被非易失性地保持,所以在电源的再次接通时也可以进行相同的动作。图7示出通过防止贯通电流而实现的低功耗化的效果。以往的可重新配置的逻辑电路如(a)以及(b)所示,在实现逻辑的过程中会发生贯通电流。与其相对,在本申请中,如(c)、(d)和(e)所示,存在预充电期间和判断期间;在判断期间,只有在预充电时对输出节点VI充电的电压被放电。这样,可以利用新的结构的可重新配置的逻辑电路,防止贯通电流而实现低功耗化。(2)第二实施例第二实施例涉及第二基本电路。第二实施例与第一实施例的较大不同点在于,代替N沟道型自旋FET,而在第一电源电位与输出端之间连接了包括N沟道型MISFET和电阻变化元件的串联连接体。图8以及图9示出第二实施例的半导体集成电路。串联连接体14包括N沟道型MISFETTN1和电阻变化元件13。对串联连接体14的一端施加第一电源电位(例如接地电位)Vss,另一端与输出端O相连接。输入信号A输入于N沟道型MISFETTN1的栅端。作为电阻变化元件13,使用电阻值根据磁记录层与磁固定层的相对磁化方向而变化的磁阻效应元件、电阻值根据所施加的电压而变化的电阻变化元件、电阻值根据相变而变化的相变元件等。作为磁阻效应元件,例如有利用TMR(隧道磁阻)效应的TMR元件。作为电阻值根据所施加的电压而变化的电阻变化元件,有利用Ag等的离子的移动而改变电阻值的元件、使用0203等氧化物的元件等。作为相变元件,例如,可以使用在结晶状态下具有低的电阻值、而在非晶状态下具有高的电阻值的相变材料来构成。例如,可以使用二维、三维或四维相变氧族化物,具体而言,可以举出锗-锑(Ge-Sb)、锗-锑-碲(Ge-Sb-Te)、锡-铟-锑-碲(Sn-In-Sb-Te)等。若对写入动作进行说明,为了使相变存储单元的相变材料成为非晶状态,施加写入脉冲,从而以非晶化温度对相变材料进行加热,并急速冷却以成为实质上的非晶状态。另一方面,为了使相变材料成为结晶状态,以使相变材料的冷却速度变低的方式施加写入脉沖以成为实质上的结晶状态。写入脉冲的宽度以及大小可以适当选择。关于N沟道MISFETTN1与电阻变化元件13的位置关系,既可以如图8所示在输出端O侧配置N沟道MISFETTN1,也可以如图9所示在输出端O侧配置电阻变化元件13。从N沟道型MISFETTN1的驱动能力的)见点来看,则图9的例子优于图8的例子。向P沟道型MISFETPl的栅端输入时钟信号CL,向源端施加比第一电源电位Vss高的第二电源电位(例如正的电源电位)Vdd,漏端与输出端O相连接。控制电路11输出时钟信号CL和输入信号A。此处,控制电路11与第一实施例同样地包括在下一个动作定时输出时钟信号CL和输入信号A的全部电路(例如前级的逻辑电路、传输门等)。控制电路11在使时钟信号CL成为"L"而使P沟道型MISFETPl导通以开始了输出端O的充电之后,使时钟信号CL为"H"使P沟道型MISFETPl截止以结束输出端O的充电,将输入信号A提供给N沟道型MISFETTN1的栅端。在输出端O连接了后级的反相器12的输入端。反相器12例如是钟控反相器。电阻变化元件13取高电阻状态和低电阻状态中的一个。高电阻状态的电阻值设为使输出端O的电位不依赖于输入信号A而总是成为超过后级的反相器12的电路阈值的值。即,在高电阻状态时,禁止输入信号A的通过。低电阻状态的电阻值被设为使输出端o的电位依赖于输入信号A而成为超过或低于后级的反相器12的电路阈值的值。即,在低电阻状态时,允许输入信号A的通过。图10以及图11示出第二实施例的电路例子。在这些电路例子中,使用钟控反相器作为图9的反相器12,并省略了控制电路。钟控反相器包括串联连接的P沟道型MISFETP2、P3和N沟道型MISFETN2、N3。P沟道型MISFETP2以及N沟道型MISFETN2的栅端(输入端)与输出端O相连接,并被输入VI。时钟信号CL被输入到N沟道型MISFETN3的栅端,时钟信号CL的反相信号bCL^皮输入到P沟道型MISFETP3的栅端。另外,在图ll的电路例子中,针对图10的电路例子,在N沟道型MISFETTN1的源端还具有栅端被输入了时钟信号CL的N沟道型MISFETNl。关于图10以及图11的电路例子的动作定时,由于与第一实施例(图5以及图6)相同,所以此处省略其说明。表2示出图10以及图11的电路例子的真值表。表2真值表<table>tableseeoriginaldocumentpage20</column></row><table>另外,关于输入输入信号A的定时,例如,在图10所示的电路例子中,在P沟道型MISFETPl截止的状态(充电结束状态)下将输入信号A施加于N沟道型MISFETTN1的栅端,从而可以防止在充电时发生的贯通电路。另外,例如,在图11所示的电路例子中,在P沟道型MISFETPl导通时(充电时),N沟道型MISFETNl总是截止而防止了贯通电流,所以输入信号A在使P沟道型MISFETP1导通而开始了充电之后向N沟道型MISFETTN1的栅端提供即可。如上所述,在第二实施例中,可以实现能够根据对电阻变化元件写入的数据来重新配置许可/禁止输入信号的通过的功能、且在通常动作时不发生贯通电流的可重新配置的逻辑电路。另外,电阻变化元件的状态即使在切断了电源之后也非易失性地保持,所以在电源再次接通时也可以进行相同的动作。(3)第三实施例第三实施例涉及第三基本电路。图12示出第三实施例的半导体集成电路。对N沟道型自旋FETSN1的栅端输入时钟信号CL,对源端施加第一电源电位(例如接地电位)Vss。对P沟道型MISFETPl的栅端输入时钟信号CL,对源端施加比第一电源电位Vss高的第二电源电位(例如正的电源电位)Vdd,漏端与输出端O相连接。在N沟道型自旋FETSN1的漏端与输出端O之间连接有逻辑电路15。在输出端O连接了后级的反相器12的输入端。反相器12例如是钟控反相器。N沟道型自方炎FETSN1在源端与漏端之间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结。磁隧道结或半导体-磁性体结的高电阻状态设为使逻辑电路15的输出信号不输出到输出端O的电阻值。即,在磁隧道结或半导体-磁性体结为高电阻状态时,禁止逻辑电路15的输出信号的输出。磁隧道结或半导体-磁性体结的低电阻状态设为使逻辑电路15的输出信号输出到输出端O的电阻值。即,在磁隧道结或半导体-磁性体结为低电阻状态时,允许逻辑电路15的输出。图13示出图12的半导体集成电路的变形例。在该变形例中,在第一电源电位Vss与输出端O之间,并联连接三个N沟道型自旋FETSN1A、SN1B、SN1C。对这些N沟道型自旋FETSN1A、SN1B、SN1C的栅端共同地输入时钟信号CL,对源端施加第一电源电位Vss。另外,在N沟道型自旋FETSN1A与输出端O之间连接逻辑电路15A,在N沟道型自旋FETSN1B与输出端O之间连接逻辑电路15B,在N沟道型自旋FETSN1C与输出端O之间连接逻辑电路15C。在该情况下,在N沟道型自旋FETSN1A为低电阻状态时逻辑电路15A的输出信号被输出到输出端O,在N沟道型自旋FETSN1B为低电阻状态时逻辑电路15B的输出信号被输出到输出端O,在N沟道型自旋FETSN1C为低电阻状态时逻辑电路15C的输出信号被输出到输出端O。因此,如果N沟道型自旋FETSN1A、SN1B、SN1C中的一个为低电阻状态,而其余的为高电阻状态,则选择性地输出与低电阻状态的N沟道型自旋FET串联连接的逻辑电路的输出信号。即,如果使逻辑电路15A、15B、15C的逻辑互不相同,则可以选择并输出三个逻辑中的一个。另外,在本变形例中,逻辑电路的数量为三个,但不限于此,只要是大于等于两个,则可以实现不同的逻辑的切换这样的功能。如上所述,在第三实施例中,可以实现能够根据对N沟道型自旋FET写入的数据来重新配置许可/禁止逻辑电路的输出信号的输出的功能、且在通常动作时不发生贯通电流的可重新配置的逻辑电路。另外,N沟道型自旋FET的磁化状态即使在切断了电源之后也非易失性地保持,所以在电源再次接通时也可以进行相同的动作。(4)第四实施例第四实施例涉及第四基本电路。第四实施例与第三实施例的较大不同点在于,代替N沟道型自旋FET,而在第一电源电位与输出端之间连接了包括N沟道型MISFET和电阻变化元件的串联连接体。图14以及图15示出第四实施例的半导体集成电路。串联连接体14包括N沟道型MISFETTN1和电阻变化元件13。对串联连接体14的一端施加第一电源电位(例如接地电位)Vss,另一端连接输出端O。对N沟道型MISFETTN1的栅端输入时钟信号CL。作为电阻变化元件13,使用电阻值根据磁记录层与磁固定层的相对》兹化方向而变化的》兹阻效应元件、电阻值才艮据所施加的电压而变化的电阻变化元件、电阻值根据相变而变化的相变元件等。关于N沟道MISFETTN1与电阻变化元件13的位置关系,既可以如图14所示在输出端O側配置N沟道MISFETTN1,也可以如图15所示在输出端O侧配置电阻变化元件13。从N沟道型MISFETTN1的驱动能力的观点来看,则图15的例子优于图14的例子。对P沟道型MISFETPl的栅端输入时钟信号CL,对源端施加比第一电源电位Vss高的第二电源电位(例如正的电源电位)Vdd,漏端连接输出端O。输出端O连接了后级的反相器12的输入端。反相器12例如是钟控反相器。电阻变化元件13取高电阻状态和低电阻状态之一。高电阻状态设为使逻辑电路15的输出信号不输出到输出端O的电阻值。即,在高电阻状态时,禁止逻辑电路15的输出信号的输出。低电阻状态设为使逻辑电路15的输出信号输出到输出端0的电阻值。即,在低电阻状态时,允许逻辑电路15的输出信号的输出。图16以及图17示出图14以及图15的半导体集成电路的变形例。在该变形例中,在第一电源电位Vss与输出端O之间并联连接三个串联连接体14A、14B、14C。对这些串联连接体14A、14B、14C内的N沟道型MISFETTN1A、TN1B、TN1C的栅端共同地输入时钟信号CL,对源端施加第一电源电位Vss。另外,在串联连接体14A与输出端O之间连接逻辑电路15A,在串联连接体14B与输出端O之间连接逻辑电路15B,在串联连接体14C与输出端O之间连接逻辑电路15C。在该情况下,在电阻变化元件13A为低电阻状态时逻辑电路15A的输出信号被输出到输出端O,在电阻变化元件13B为低电阻状态时逻辑电路15B的输出信号被输出到输出端O,在电阻变化元件13C为低电阻状态时逻辑电路15C的输出信号被输出到输出端O。因此,如果电阻变化元件13A、13B、13C中的一个为低电阻状态,而其余为高电阻状态,则与低电阻状态的电阻变化元件串联连接的逻辑电路的输出信号被选择性地输出。即,如果逻辑电路15A、15B、15C的逻辑分别互不相同,则可以选择并输出三个逻辑中的一个。另外,在本变形例中,逻辑电路的数量也为三个,但不限于此,只要是大于等于两个,则可以实现不同的逻辑的切换这样的功能。如上所述,在第四实施例中,可以实现能够通过对电阻变化元件写入的数据来重新配置许可/禁止逻辑电路的输出信号的输出的功能、且在通常动作时不发生贯通电流的可重新配置的逻辑电路。另外,电阻变化元件的状态即使在切断了电源之后也非易失性地保持,所以在电源的再次接通时也可以进行相同的动作。(5)其他还可以将第一至第四实施方式中的MISFET变更为MESFET(金属半导体场效应晶体管)、JEFT(结型场效应晶体管)。3.应用例根据本发明,通过应用上述第一至第四基本电路,可以实现各种可重新配置的逻辑电路。以下,说明其典型例。(1)多路选择器和"或"电路图18示出可以重新配置多路选择器和"或"电路的逻辑电路。该逻辑电路是第一实施例(图1)的电路的应用例,其特征在于,在第一电源电位Vss与输出端O之间并联连接有多个N沟道型自旋FETSN1A、SN1B.....SN1C。对N沟道型自旋FETSN1A、SN1B.....SN1C的栅端分别输入输入信号A、B.....C。图19是图18的逻辑电路的具体例。设N沟道型自旋FET的数量为三个,使用钟控反相器作为后级的反相器。表3示出图19的逻辑电路的真值表。<table>tableseeoriginaldocumentpage25</column></row><table>平行(低电阻)反平行(高电阻)N沟道型自旋FETSN1A、SN1B、SN1C为反平行(高电阻状态)和平行(低电阻状态)中的一个。在N沟道型自旋FETSN1A、SN1B、SN1C中的一个为平行状态,其余的两个为反平行状态的情况下,在时钟信号CL为"H(=1)"时,输出信号Z表现为输入于平行状态的自旋FET的输入信号。例如,在N沟道型自旋FETSN1为平行状态,且N沟道型自旋FETSN2、SN3为反平行状态的情况下,钟控反相器的输出信号Z表现为输入信号A。另外,在N沟道型自旋FETSN2为平行状态,且N沟道型自旋FETSN1、SN3为反平行状态的情况下,钟控反相器的输出信号Z表现为输入信号B。这样,图19的逻辑电路发挥多路选择器的功能。在N沟道型自旋FETSN1A、SN1B、SN1C中的至少两个为平行状态的情况下,在时钟信号CL为"H(-l)"时,输出信号Z表现为对平行状态的自旋FET输入的至少两个输入信号的"或"。例如,在N沟道型自旋FETSN1、SN2为平行状态,且N沟道型自旋FETSN3为反平行状态的情况下,如果输入信号A、B中的至少一个为"H",则输出端O的电荷被拉到第一电源电位Vss,钟控反相器的输出信号Z为"H"。即,钟控反相器的输出信号Z为输入信号A、B的"或"(A+B)。另外,在N沟道型自旋FETSN1、SN2、SN3全部为平行状态的情况下,如果输入信号A、B、C中的至少一个为"H",则输出端O的电荷被拉到第一电源电位Vss,钟控反相器的输出信号Z为"H"。即,钟控反相器的输出信号Z为输入信号A、B、C的"或"(A+B十C)。这样,图19的逻辑电路发挥"或"电路的功能。(2)"与,,电路和"或,,电路图20示出可以重新配置"与"电路和"和"电路的逻辑电路。该逻辑电路是笫一实施例(图l)的电路的应用例,其特征在于,在第一电源电位Vss与输出端O之间并联连接有多个(在本例子中为三个)N沟道型自旋FETSN1-1、SNl-2、SNl-3。另外,在N沟道型自旋FETSN1-1上串联连接有N沟道型MISFETNl-l。对N沟道型自旋FETSN1-1、SN1-3的栅端输入输入信号A,对N沟道型自旋FETSN1-2和N沟道型MISFETNl-l的栅端输入输入信号B。表4示出图20的逻辑电路的真值表。表4真值表自旋FETSN1-1的状态自旋FETSN1隱2、SN1-3的状态z平行反平行1AB反平行平行1A+B平行(低电阻)反平行(高电阻)N沟道型自旋FETSN1-1、SNl-2、SN1-3取反平行(高电阻状态)和平行(低电阻状态)之一。在N沟道型自旋FETSN1-1为平行状态,且N沟道型自旋FETSNl-2、SN1-3为反平行状态的情况下,在时钟信号CL为"H(=1)"时,如果输入信号A、B均为"H",则输出端O的电荷被拉到第一电源电位Vss,反相器的输出信号Z为"H"。即,反相器的输出信号Z为输入信号A、B的"与"(A'B)。另外,在N沟道型自旋FETSN1-1为反平行状态、并且N沟道型自旋FETSNl-2、SN1-3为平行状态的情况下,在时钟信号CL为"H(=1)"时,如果输入信号A、B中的至少一个为"H",则输出端O的电荷被拉到第一电源电位Vss,反相器的输出信号Z为"H"。即,反相器的输出信号Z为输入信号A、B的"或"(A+B)。这样,图20的逻辑电路发挥"与"电路或"或"电路的功能。另外,此处,对N沟道型自旋FETSN1-1串联连接了N沟道型MISFETNl-l,但也可以将该N沟道型MISFETNl-l变更为自旋FET。在该情况下,该自旋FET的状态为与N沟道型自旋FETSN1-1相同的状态。(3)緩冲器以及反相器图21示出可以重新配置緩沖器和反相器电路的逻辑电路。该逻辑电路是第一实施例(图l)的电路的应用例,其特征在于,在第一电源电位Vss与输出端O之间并联连接有两个N沟道型自旋FETSN1、SN2。对N沟道型自旋FETSN1的栅端输入输入信号A,对N沟道型自旋FETSN2的栅端输入输入信号A的反相信号bA。输入信号A的反相信号bA是由包括P沟道型MISFETP4和N沟道型MISFETN4的反相器生成的。表5示出图21的逻辑电路的真值表。表5真值表<table>tableseeoriginaldocumentpage28</column></row><table>平行(低电阻)反平行(高电阻)N沟道型自旋FETSN1、SN2取反平行(高电阻状态)和平行(低电阻状态)之一。在N沟道型自旋FETSN1为平行状态,且N沟道型自旋FETSN2为反平行状态的情况下,在时钟信号CL为"H(-l)"时,得到输入信号A作为后级的反相器的输出信号Z。例如,如果输入信号A为"H",则N沟道型自旋FETSN1导通,输出端O的电荷被拉到第一电源电位Vss,所以后级的反相器的输出信号Z为"H"。另外,如果输入信号A为"L",则N沟道型自旋FETSN1截止,所以后级的反相器的输出信号Z为"L,,。此时,N沟道型自旋FETSN2导通,但N沟道型自旋FETSN2处于反平行状态,其导通电阻非常大,所以输出端O的电荷不会被拉到第一电源电位Vss。这样,该逻辑电路发挥緩沖器的功能。另外,在N沟道型自旋FETSN1为反平行状态,且N沟道型自旋FETSN2为平行状态的情况下,在时钟信号CL为"H(-l)"时,得到输入信号A的反转信号bA作为后级的反相器的输出信号Z。例如,如果输入信号A为"H",则N沟道型自旋FETSN2导通,所以后级的反相器的输出信号Z为"L"。此时,虽然N沟道型自旋FETSN1导通,但N沟道型自旋FETSN1处于反平行状态,其导通电阻非常大,所以输出端O的电荷不会被拉到第一电源电位Vss。另外,如果输入信号A为"L",则N沟道型自旋FETSN2导通,输出端O的电荷被拉到第一电源电位Vss,所以后级的反相器的输出信号Z为"H"。这样,该逻辑电路发挥反相器的功能。(4)复合逻辑电路图22示出可以重新配置大于等于三种逻辑的逻辑电路。该逻辑电路是第一实施例(图l)的电路的应用例,其特征在于,在第一电源电位Vss与输出端O之间并联连接有三个N沟道型自旋FETSN1誦1、SN1画2、SN1画3。另外,对N沟道型自旋FETSN1-1串联连接N沟道型MISFETNl-l。对N沟道型自旋FETSN1-1的栅端输入输入信号A,对N沟道型自旋FETSN1-2和N沟道型MISFETNl-l的栅端输入输入信号B,对N沟道型自旋FETSN1-3的栅端输入输入信号C。表6示出图22的逻辑电路的真值表。表6真值表<table>tableseeoriginaldocumentpage29</column></row><table>平行(低电阻)反平行(高电阻)N沟道型自旋FETSN1-1、SNl-2、SN1-3成为反平行(高电阻状态)和平行(低电阻状态)之一。在N沟道型自旋FETSN1-1为平行状态,且N沟道型自旋FETSNl-2、SN1-3为反平行状态的情况下,在时钟信号CL为"H(==1)"时,如果输入信号A、B二者均为"H",则N沟道型自旋FETSN1-1和N沟道型MISFETNl-l均导通。因此,输出端O的电荷被拉到第一电源电位Vss,反相器的输出信号Z为"H"。即,反相器的输出信号Z为输入信号A、B的"与"(A*B)。在N沟道型自旋FETSN1-2为平行状态、并且N沟道型自旋FETSNl-3为反平行状态的情况下,在时钟信号CL为"H(=1)"时,反相器的输出信号Z为输入信号B。此时,N沟道型自旋FETSN1-1的状态可以是平行和反平行的任一个状态。在N沟道型自旋FETSN1-1、SNl-2为反平行状态、并且N沟道型自旋FETSNl-3为平行状态的情况下,在时钟信号CL为"H(-l)"时,反相器的输出信号Z为输入信号C。在N沟道型自旋FETSN1-1、SNl-3为平行状态、并且N沟道型自旋FETSNl-2为反平行状态的情况下,在时钟信号CL为"H(-l)"时,反相器的输出信号Z为输入信号A*B+C。另夕卜,在N沟道型自旋FETSNl-2、SNl-3为平行状态的情况下,在时钟信号CL为"H(-1),,时,如果输入信号B、C中的至少一个为"H",则输出端O的电荷被拉到第一电源电位Vss,反相器的输出信号Z为"H"。即,反相器的输出信号Z为输入信号B、C的"或"(B+C)。此时,N沟道型自旋FETSN1-1的状态也可以是平行和反平行的任一个状态。这样,图22的逻辑电路可以实现大于等于三种的逻辑。另外,此处,对N沟道型自旋FETSN1-1串联地连接了N沟道型MISFETN1-1,但也可以将该N沟道型MISFETN1-1变更为自旋FET。在该情况下,该自旋FET的状态与N沟道型自旋FETSN1-1的状态相同。(5)写入电路下面说明用于对自旋FET以及电阻变化元件写入数据的写入电路的例子。例如,通过对自旋FET和电阻变化元件流过写入电流或施加电压来进行写入。在该情况下,利用写入电流或电压的方向来控制写入数据的值。图23示出写入电路的例子。附加写入电路的对象为图1的逻辑电路。在N沟道型自旋FETSN1的漏极侧连接驱动器/接收器(driver/sinker)DS'1,在源侧连接驱动器/接收器DS'2。驱动器/接收器DS.l包括串联连接在第一电源电位Vss与第二电源电位Vdd之间的P沟道型MISFETP5和N沟道型MISFETN5。驱动器/接收器DS.2包括串联连接在第一电源电位Vss与第二电源电位Vdd之间的P沟道型MISFETP6和N沟道型MISFETN6。为了使N沟道型自旋FETSN1为高电阻状态,例如使P沟道型MISFETP5和N沟道型MISFETN6导通,从驱动器/接收器DS'1向驱动器/接收器DS2流过写入电流。另外,为了使N沟道型自旋FETSN1为低电阻状态,例如使P沟道型MISFETP6和N沟道型MISFETN5导通,从驱动器/接收器DS*2向驱动器/接收器DS*1流过写入电流。据此,改变N沟道型自旋FETSN1的磁隧道结或半导体-磁性体结的电阻值。另外,在写入时,将时钟信号CL设定为"H(=1)"。另外,在通常动作时,使输入信号B、D为"H",使输入信号C、E为"L",使驱动器/接收器DS.1、DS.2为非动作状态。(6)开关盒图24示出利用了自旋FET而构成的开关盒的电路例子。在本电路中,包括对各输入输出节点提供的1/0部1、2、3、4、和包括自旋FETSM1SM6的传输晶体管。1/0部1、2、3、4的电路结构完全相同,作为典型例,仅图^了1/0部1内的电路结构。以下说明本电路的动作。首先,仅使连接在进行信号传递的两个节点之间的自旋FET为平行状态,使其他自旋FET为反平行状态。另外,在信号在节点Nl与节点N2之间传递的情况下,仅使自旋FETSM1为平行状态,使其他自旋FETSM2~SM6为反平行状态。另外,根据I/O部内的SRAM的数据,以所选择的两个节点中的一个作为输入节点,将另一个作为输出节点。例如,在将节点1作为输出节点的情况下,利用SRAM的输出信号,使I/0部1内的晶体管Tr3截止,使晶体管Tr4导通。在该情况下,串联连接的反相器II和钟控反相器CI1的路径有效。相反地,在将节点Nl作为输入节点的情况下,利用SRAM的输出信号,使I/O部1内的晶体管Tr3导通,使晶体管Tr4截止。在该情况下,串联连接的晶体管Tr2、Tr3的路径有效。接下来,在进行充电的周期中,通过使在节点配置的晶体管Trl导通之后使其截止,在与晶体管Trl连接的钟控反相器CI1的输入部积蓄电荷。之后,使对晶体管Tr2和自旋FETSMI~SM6的栅极提供的使能信号Enable2(Clock)为"H(=1)"。此处,在两个节点N1、N2之间进行信号交换的情况下,在使节点Nl为输入节点,使节点N2为输出节点时,I/O部1内的晶体管Tr2、Tr3导通。在该情况下,在来自节点Nl的输入信号为"L(-O)"时,在1/0部1、2内的钟控反相器CI1的输入部积蓄的电荷经由I/O部1内的晶体管Tr2、Tr3向节点Nl放电。因此,1/0部2内的钟控反相器的输入部的电平为"L",节点N2输出"L"。相反地,在来自节点Nl的输入信号为"H"时,在I/0部1、2内的钟控反相器CI1的输入部积蓄的电荷被保持。因此,1/0部2内的钟控反相器的输入部的电平为"H",节点N2输出"H"。另外,在使节点Nl为输出节点的情况下,如果提供使能信号Enable3(Output),则与其同步地在节点Nl得到输出信号。另外,使能信号Enable0(Refresh)用于刷新存储在SRAM中的数据。通过以上操作,能够在任意的两个节点之间传递信号。(7)充电期间控制型可重新配置逻辑电路。到此为止所说明的所有实施例都是对输出端预先进行充电之后控制输出端的电荷的放电期间,从而根据N沟道型自旋FET或电阻变化元件的状态来实现多种逻辑的所谓放电期间控制型可重新配置逻辑电路。作为本发明的应用例,还可以实现对输出端预先进行放电之后控制输出端的电荷的充电期间,从而根据P沟道型自旋FET或电阻变化元件的状态来实现多种逻辑的所谓充电期间控制型可重新配置逻辑电路(以下称为充电期间控制型逻辑电路)。在该情况下,从输出端的放电结束开始到再次开始输出端的放电为止的期间被设定成在磁隧道结或半导体-磁性体结为高电阻状态时输出端的电位不依赖于输入信号而始终为超过后级电路(例如反相器、緩冲器等逻辑电路)的电路阈值的值的期间。另夕卜,从输出端的放电结束开始到再次开始输出端的放电为止的期间被设定成在磁隧道结或半导体-磁性体结为低电阻状态时输出端的电位依赖于输入信号而成为超过或低于后级电路(例如反相器、緩冲器等逻辑电路)的电路阈值的值的期间。以下,说明其典型例。图25示出充电期间控制型电路的第一例子。该例子对应于图1的第一实施例。对P沟道型自旋FETSP1的栅端输入输入信号A,对源端施加第一电源电位(例如正的电源电位)Vdd,漏端与输出端O相连接。对N沟道型MISFETNl的栅端输入时钟信号CL,对源端施加比第一电源电位Vdd低的第二电源电位(例如接地电位)Vss,漏端与输出端O相连接。控制电路11输出时钟信号CL和输入信号A。此处,控制电路11包括在下一个动作定时输出时钟信号CL以及输入信号A的所有电路(例如前级的逻辑电路、传输门等)。控制电路ll在使时钟信号CL为"H"而使N沟道型MISFETNl导通以开始了输出端O的放电之后,使时钟信号CL为"L"而使N沟道型MISFETN1截止,从而结束输出端O的放电,将输入信号A提供给P沟道型自旋FETSP1的栅端。在输出端O连接了后级的反相器12的输入端。反相器12例如是钟控反相器。P沟道型自旋FETSP1在源端与漏端之间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结。磁隧道结或半导体-磁性体结的高电阻状态的电阻值设为输出端O的电位不依赖于输入信号A而始终小于后级的反相器12的电路阈值的值。即,在磁隧道结或半导体-磁性体结为高电阻状态时,禁止输入信号A的通过。磁隧道结或半导体-磁性体结的低电阻状态的电阻值设为输出端O的电位依赖于输入信号A而超过或低于后级的反相器12的电路阈值的值。即,在磁隧道结或半导体-磁性体结为低电阻状态时,允许输入信号A的通过。另外,关于P沟道型自旋FETSP1的器件结构,可以采用图2所示的结构。但是,由于图2所示的自旋FET是N沟道型,所以在将其应用于本例子中的情况下,需要使半导体基板1为N型,使源/漏扩散层2A、2B为P型。图26示出在图25的电路例子中,P沟道型自旋FETSP1处于低电阻状态时的动作波形。但是,在得到该动作波形时,为了防止贯通电流,在图25的电路例子中,进一步附加了时钟信号CL被输入于栅端、且连接在第一电源电压Vdd与P沟道型自旋FETSP1之间的P沟道型MISFET。在时钟信号CL为"H(=1)"时,N沟道型MISFETN1导通,输出端O被放电,Vl为"L(-O)"。此时,是输入信号A不被输入的状态("H")。在时钟信号CL从"H,,变化为"L,,时,N沟道型MISFETNl截止,输出端O的放电结束。因此,在时钟信号CL为"L"的状态下输入输入信号A时,根据输入信号A的值而确定V1的值。例如,如该图所示,在输入信号A为"L,,时,电荷从第一电源电位Vdd经由P沟道型自旋FETSP1对输出端O急速地充电,所以V1从"L"变为"H"。与其相对,在输入信号A为"H"时,V1保持"L"。这样,在P沟道型自旋FETSP1处于低电阻状态的情况下,在输入信号A为"L,,时,反相器12的输出信号Z为"L",而在输入信号A为"H"时,反相器12的输出信号Z为"H"。图27示出在图25的电路例子中,P沟道型自旋FETSP1处于高电阻状态时的动作波形。但是,在得到该动作波形时,为了防止贯通电流,在图25的电路例子中,还附加了时钟信号CL被输入到栅极端、且连接在第一电源电压Vdd与P沟道型自旋FETSP1之间的P沟道型MISFET。在时钟信号CL为"H(=1)"时,N沟道型MISFETN1导通,输出端O被放电,Vl为"L(-O)"。此时,是输入信号A未被输入的状态("H")。在时钟信号CL从"H,,变为"L,,时,N沟道型MISFETN1截止,输出端O的放电结束。另外,在P沟道型自旋FETSP1处于高电阻状态时,即使在时钟信号CL为"L"的状态下输入了输入信号A,VI的值也不会根据输入信号A的值而变化。即,在输入信号A为"L"时,P沟道型自旋FETSP1导通,但其导通电阻(源端与漏端之间的电阻值)非常大。因此,从第一电源电位Vdd经由P沟道型自旋FETSP1向输出端O充电电荷的速度变慢。因此,设定时钟信号CL的周期以在VI的电位超过后级的反相器12的电路阈值之前使时钟信号CL从"L"返回到"H",这样,VI不依赖于输入信号A而仍保持"L"。这样,在P沟道型自旋FETSP1处于高电阻状态的情况下,反相器12的输出信号Z始终为"H",输入信号A的通过被禁止。如上所述,在第一例子中,可以实现能够根据对P沟道型自旋FET写入的数据来重新配置允许/禁止输入信号的通过的功能、且在通常动作时不发生贯通电流的可重新配置的逻辑电路。另外,P沟道型自旋FET的磁化状态即使在切断了电源之后也非易失性地保持,所以在电源的再次接通时也可以进行相同的动作。图28以及图29示出充电期间控制型逻辑电路的第二例子。该例子对应于图8以及图9的第二实施例。串联连接体14包括P沟道型MISFETTP1和电阻变化元件13。在串联连接体14的一端施加第一电源电位(例如正的电源电位)Vdd,另一端与输出端O相连接。在P沟道型MISFETTP1的栅端输入输入信号A。作为电阻变化元件13,使用电阻值根据磁记录层与磁固定层的相对》兹化方向而变化的/f兹阻效应元件、电阻值才艮据所施加的电压而变化的电阻变化元件、电阻值根据相变而变化的相变元件等。关于P沟道MISFETTP1与电阻变化元件13的位置关系,既可以如图28所示在输出端O侧配置P沟道MISFETTPl,也可以如图29所示在输出端O侧配置电阻变化元件13。从P沟道型MISFETTP1的驱动能力的观点来看,则图29的例子优于图28的例子。在N沟道型MISFETNl的栅端输入时钟信号CL,在源端施加比第一电源电位Vdd低的第二电源电位(例如接地电位)Vss,漏端与输出端O相连接。控制电路11输出时钟信号CL和输入信号A。此处,控制电路11与第一例同样地包括在下一个动作定时输出时钟信号CL和输入信号A的所有电路(例如前级的逻辑电路、传输门等)。控制电路11在使时钟信号CL为"L"而使N沟道型MISFETNl导通从而开始了输出端O的放电之后,使时钟信号CL为"L"而使N沟道型MISFETNl截止,从而结束输出端O的i文电,并将输入信号A提供给P沟道型MISFETTP1的栅端。在输出端O连接了后级的反相器12的输入端。反相器12例如是钟控反相器。电阻变化元件13取高电阻状态和低电阻状态之一。高电阻状态的电阻值被设为输出端O的电位不依赖于输入信号A而始终低于后级的反相器12的电路阈值的值。即,在高电阻状态时,禁止输入信号A的通过。低电阻状态的电阻值被设为输出端O的电位依赖于输入信号A而超过或低于后级的反相器12的电路阈值的值。即,在低电阻状态时,允许输入信号A的通过。图30示出充电期间控制型逻辑电路的第三例子。该例子对应于图12的第三实施例。在P沟道型自旋FETSP1的栅端输入时钟信号CL,在源端施加第一电源电位(例如正的电源电位)Vdd。在N沟道型MISFETNl的栅端输入时钟信号CL,在源端施加比第一电源电位Vdd低的第二电源电位(例如接地电位)Vss,漏端与输出端O相连接。在P沟道型自旋FETSP1的漏端与输出端O之间连接有逻辑电路15。在输出端O连接了后级的反相器12的输入端。反相器12例如是钟控反相器。P沟道型自旋FETSP1在源端与漏端之间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结。磁隧道结或半导体-磁性体结的高电阻状态被设为逻辑电路15的输出信号不输出到输出端O的电阻值。即,在磁隧道结或半导体-磁性体结为高电阻状态时,禁止逻辑电路15的输出信号的输出。磁隧道结或半导体-磁性体结的低电阻状态被设为逻辑电路15的输出信号被输出到输出端O的电阻值。即,在磁隧道结或半导体-磁性体结为低电阻状态时,允许逻辑电路15的输出。图31以及图32示出充电期间控制型逻辑电路的笫四例子。该例子对应于图14以及图15的第四实施例。串联连接体14包括P沟道型MISFETTP1和电阻变化元件13。在串联连接体14的一端施加第一电源电位(例如正的电源电位)Vdd,另一端与输出端O相连接。在P沟道型MISFETTP1的栅端输入时钟信号CL。作为电阻变化元件13,使用电阻值根据磁记录层与磁固定层的相对磁化方向而变化的磁阻效应元件、电P且值根据所施加的电压而变化的电阻变化元件、电阻值根据相变而变化的相变元件等。关于P沟道MISFETTP1与电阻变化元件13的位置关系,既可以如图31所示在输出端0侧配置P沟道MISFETTP1,也可以如图32所示在输出端O侧配置电阻变化元件13。从P沟道型MISFETTP1的驱动能力的观点来看,则图32的例子优于图31的例子。在N沟道型MISFETNl的栅端输入时钟信号CL,在源端施加比第一电源电位Vdd低的第二电源电位(例如接地电位)Vss,漏端与输出端O相连接。在输出端O连接了后级的反相器12的输入端。反相器12例如是钟控反相器。电阻变化元件13取高电阻状态以及低电阻状态之一。高电阻状态被设为逻辑电路15的输出信号不输出到输出端0的电阻值。即,在高电阻状态时,禁止逻辑电路15的输出信号的输出。低电阻状态被设为逻辑电路15的输出信号被输出到输出端O的电阻值。即,在低电阻状态时,允许逻辑电路15的输出信号的输出。(8)其他关于自旋FET的状态,有在构成磁隧道结或半导体-磁性体结的两个磁性体为反平行时为高电阻状态、在平行时为低电阻状态的情况;和在两个磁性体为平行时为高电阻状态、在反平行时为低电阻状态的情况这两种。作为后者的具体例,有包含FeCo/Si/FeCo的结的结构。这种结构例如记栽于"Spintransportinalateralspin-injectiondevicewithanFM/Si/FMjunction",W.J.Hwangetal"JournalofMagnetismandMagneticMaterials272-276(2004)1915-1916中。下面说明作为电阻变化元件的一个例子的ReRAM。图33示出ReRAM的存储单元的基本结构。ReRAM的存储单元包括下部电极61和上部电极63之间的电阻变化膜62。可以将以下材料用作电阻变化膜62。例如,是非晶氧化物(例如从Ti、V、Fe、Co、Y、Zr、Nb、Mo、Hf、Ta、W、Ge、Si中选择的一种或多种的元素的氧化物)。使该电阻变化膜62夹在Ag或Cu的电极与TiW、Ti、W等的电极之间,并施加极性不同的电压来改变电流的流向。由此,使作为电极材料的Ag或Cu离子化而在薄膜中扩散或返回到电极,能够改变电阻变化膜62的电阻值。即,在施加电压以使Ag或Cu的电极侧为正电位时,Ag或Cu从该电极离子化而在电阻变化膜62内扩散,在相对一側的电极处与电子结合并析出。由此,在电阻变化膜62内形成包含大量Ag或Cu的电流路径,电阻变化膜62的电阻变低。另一方面,在施加电压以使Ag或Cu的电极侧为负电位时,构成形成在电阻变化膜62内的电流路径的Ag或Cu在电阻变化膜62内反向移动而返回到Ag或Cu的电极,从而使电阻变化膜62的电阻变高。另外,除以上例子以外,可以釆用使用了以下材料的结构。即,作为电阻变化膜62的材料,使用包含VI族过渡金属元素中的至少一种元素的金属氧化物(但不包括W03)。具体而言,使用Cr203、Cr02、Mo02、Mo2Os、W02、0203与Cr02的混晶、Mo02与!\10205的混晶、wo2与wo3的混晶等。另外,对于电阻变化膜62的材料,也可以使用包含VI族的过渡金属元素中的至少一种元素与i族、n族、vn族、vni族的过渡金属元素中的至少一种元素的金属氧化物。具体而言,可以使用M0204、MnCr204、FeCr204、CoCr204、CuCr204、ZnCr2Oj。这些金属氧化物优选为多晶的或微晶的,而不是非晶的。可以对这些材料施加极性不同的电压来改变电流的流向,降低或提高电阻变化膜62的电阻。在ReRAM的情况下,可以采用利用电流来改变电阻值的写入方式、或利用电压来改变电阻值的写入方式。另外,关于该电阻变化型存储器的存储单元,不限于所示的基本结构,而可以进行各种变形。4.仿真的例子针对图9所示的电路进行仿真。该仿真中使用的参数如下所述。使用隧道磁阻效应元件作为电阻变化元件,设低电阻状态的磁隧道结的电阻值以薄层电阻表示为lOOkQ,设高电阻状态的磁隧道结的电阻值以薄层电阻表示为600kQ,设时钟信号的脉冲宽度为350皮秒(picosec)。确认了在磁隧道结为低电阻状态时,在时钟信号为"H(=1)"、输入信号A为"H(=1),,时,反相器的输出信号Z从"L(=0),,迁移到"H"。另外,即使在时钟信号从"H"降低到"L"之后,输出信号Z也维持"H"。与其相对,在磁隧道结为高电阻状态时,在时钟信号为"H"、输入信号A为"H"时,反相器的输出信号Z仍为"L"。根据以上结果可知,可以实现能够通过使用图9所示的逻辑电路,在低电阻状态时许可输入信号A的传送,而在高电阻状态时禁止输入信号A的传送的逻辑电路。5.有益效果根据本发明,可以消除可重新配置的逻辑电路的贯通电流而实现低功耗化。对于本领域技术人员而言,其他优点和修正是显而易见的。因此,本发明在广义的方面上不限于上述记载的详细说明和典型实施例。因此,可以在不偏离由所附的权利要求及其等价物所限定的本发明的总的构思的主旨和范围的情况下进行各种修正。权利要求1.一种半导体集成电路,其特征在于,具备N沟道型自旋FET(SN1),在其源端以及漏端间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结,在栅端输入输入信号,在源端施加第一电源电位,漏端与输出端相连接;P沟道型FET(P1),在其栅端输入时钟信号,在源端施加比上述第一电源电位高的第二电源电位,漏端与上述输出端相连接;后级电路(12),其输入端与上述输出端相连接;以及控制电路(11),在使上述P沟道型FET(P1)导通而开始了上述输出端的充电之后,使上述P沟道型FET(P1)截止从而结束上述充电,并将上述输入信号提供给上述N沟道型自旋FET(SN1)的栅端。2.根据权利要求1所述的半导体集成电路,其特征在于,上述控制电路(11)在结束了上述充电之后,将上述输入信号提供给上述N沟道型自旋FET(SN1)的栅端。3.根据权利要求1所述的半导体集成电路,其特征在于,还具备连接在上述第一电源电位与上述N沟道型自旋FET的源端之间、在栅端输入上述时钟信号的N沟道型FET(Nl),其中,上述控制电路(11)在开始了上述充电之后将上述输入信号提供给上述N沟道型自旋FET(SN1)的栅端。4.根据权利要求1所述的半导体集成电路,其特征在于,还具备用于改变上述磁隧道结或上述半导体-磁性体结的电阻值的写入电路(DS1、DS2)。5.根据权利要求1所述的半导体集成电路,其特征在于,上述后级电路(12)是利用上述时钟信号控制的钟控反相器。6.—种半导体集成电路,其特征在于,具备串联连接体(14),其中取高电阻状态和低电阻状态之一的电阻变化元件(13)以及在栅端输入输入信号的N沟道型FET(TN1)被相互串联连接,在该串联连接体(14)的一端施加第一电源电位,其另一端与输出端相连接;P沟道型FET(Pl),在其栅端输入时钟信号,在源端施加比上述第一电源电位高的第二电源电位,漏端与上述输出端相连接;后级电路(12),其输入端与上述输出端相连接;以及控制电路(11),在使上述P沟道型FET(Pl)导通而开始了上述输出端的充电之后,使上述P沟道型FET(P1)截止而结束上述充电,并将上述输入信号提供给上述N沟道型FET(TN1)的栅端。7.根据权利要求6所述的半导体集成电路,其特征在于,上述控制电路(11)在结束了上述充电之后,将上述输入信号提供给上述N沟道型FET(TN1)的栅端。8.根据权利要求6所述的半导体集成电路,其特征在于,还具备连接在上迷第一电源电位与上述串联连接体的一端之间、在栅端输入上述时钟信号的N沟道型晶体管(Nl),其中,上述控制电路(11)在开始了上述充电之后将上述输入信号提供给上述N沟道型FET(TN1)的栅端。9.根据权利要求6所述的半导体集成电路,其特征在于,还具备用于改变上述电阻变化元件(13)的电阻值的写入电路(DS1、DS2)。10.根据权利要求6所述的半导体集成电路,其特征在于,上述电阻变化元件(13)的电阻值根据磁化可变的第一磁性层与磁化不变的第二磁性层的相对磁化方向而变化。11.根据权利要求6所述的半导体集成电路,其特征在于,上述电阻变化元件(13)的电阻值根据所施加的电压而变化。12.根据权利要求6所述的半导体集成电路,其特征在于,上述电阻变化元件(13)的电阻值根据相变而变化。13.根据权利要求6所述的半导体集成电路,其特征在于,上述后级电路(12)是利用上述时钟信号控制的钟控反相器。14.一种半导体集成电路,其特征在于,具备N沟道型自旋FET(SN1),在其源端与漏端间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结,在栅端输入时钟信号,在源端施加第一电源电位;P沟道型FET(Pl),在其栅端输入上述时钟信号,在源端施加比上述第一电源电位高的第二电源电位,漏端与输出端相连接;逻辑电路(15),连接在上述N沟道型自旋FET的漏端与上述输出端之间;以及后级电路(12),其输入端与上述输出端相连接,其中,上述逻辑电路(15)的输出信号在上述高电阻状态时不被上述输出端输出,而在上述低电阻状态时由上述输出端输出。15.根据权利要求14所述的半导体集成电路,其特征在于,还具备用于改变上述磁隧道结或上述半导体-磁性体结的电阻值的写入电路(DS1、DS2)。16.根据权利要求14所述的半导体集成电路,其特征在于,上述后级电路(12)是利用上述时钟信号控制的钟控反相器。17.—种半导体集成电路,其特征在于,具备串联连接体(14),其中取高电阻状态和低电阻状态之一的电阻变化元件(13)以及在栅端输入时钟信号的N沟道型FET(TN1)被相互串联连接,在该串联连接体(14)的一端施加第一电源电位;P沟道型FET(Pl),在其栅端输入上述时钟信号,在源端施加比上述第一电源电位高的第二电源电位,漏端与输出端相连接;逻辑电路(15),连接在上述串联连接体(14)的另一端与上述输出端之间;以及后级电路(12),其输入端与上述输出端相连接,其中,上述逻辑电路(15)的输出信号在上述高电阻状态时不被上述输出端输出,而在上迷低电阻状态时由上述输出端输出。18.根据权利要求17所述的半导体集成电路,其特征在于,还具备用于改变上述电阻变化元件(13)的电阻值的写入电路(DS1、DS2)。19.根据权利要求17所述的半导体集成电路,其特征在于,上述电阻变化元件(13)的电阻值根据磁化可变的第一磁性层与磁化不变的第二磁性层的相对磁化方向而变化。20.根据权利要求17所述的半导体集成电路,其特征在于,上述电阻变化元件(13)的电阻值根据所施加的电压而变化。21.根据权利要求17所述的半导体集成电路,其特征在于,上述电阻变化元件(13)的电阻值根据相变而变化。22.根据权利要求17所述的半导体集成电路,其特征在于,上述后级电路(12)是利用上述时钟信号控制的钟控反相器。全文摘要本发明提供一种半导体集成电路,其特征在于,具备N沟道型自旋FET(SN1),在其源端以及漏端间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体-磁性体结,在栅端输入输入信号,在源端施加第一电源电位,漏端与输出端相连接;P沟道型FET(P1),在其栅端输入时钟信号,在源端施加比上述第一电源电位高的第二电源电位,漏端与上述输出端相连接;后级电路(12),其输入端与上述输出端相连接;以及控制电路(11),在使上述P沟道型FET(P1)导通而开始了上述输出端的充电之后,使上述P沟道型FET(P1)截止从而结束上述充电,并将上述输入信号提供给上述N沟道型自旋FET(SN1)的栅端。文档编号H01L27/22GK101546600SQ200910129709公开日2009年9月30日申请日期2009年3月24日优先权日2008年3月27日发明者井口智明,杉山英行,石川瑞恵,齐藤好昭申请人:株式会社东芝