专利名称：用于减小器件性能漂移的哑元图案设计的制作方法
技术领域：
本发明一般地涉及集成电路，尤其是金属氧化物半导体(MOS器件)器 件，并且更特别地涉及为了减小由于施加在MOS器件上的不同的应力所造成 的MOS器件性能漂移的哑元(dummy)图案设计。
背景技术：
众所周知，在金属氧化物半导体(MOS器件)器件的驱动电流受到施加 到沟道区域上的应力的影响。在沟道区域的应力可以提高载流子的迁移率。一 般来说，期望在n型的MOS (NMOS)器件的沟道区域的引起拉伸应力，而 在p型的MOS (PMOS上)器件的沟道区域引起压缩应力。
虽然通常期望在沟道区域中具有有益的应力，也认识到，驱动电流提高的 量级与应力的量级相关。在同一个半导体芯片上，MOS器件可被施加有不同 量级的应力。因此，对于不同的MOS器件驱动电流的提高可能会有所不同， 从而导致非均匀的驱动电流，以及由此的非均匀的驱动电流漂移。
MOS器件的表现需要可预见性，使得在电路设计时，模拟可能准确地反 映了电路的行为。因此，期望在一个半导体芯片中至少同一类型的、和在同一 类型的电路中MOS器件有统一的性能。然而，随着非均匀漂移的驱动电流， 在电路设计的模拟过程中，驱动电流漂移必须被补偿。使补偿的驱动电流漂移 变得复杂的原因是，所述MOS器件的应力受到各种因素的影响以及这些因素 对于不同的布图而有不同的表现。
常规集成电路设计，然而，常常忽视这样一个问题。例如，美国专利号 5278105提供了一种添加哑元区域的方法。该方法包括提取有源层的布图，形 成包括有源层构图的封闭(blocked)区域，并在该封闭区域之外以外的其他 区域布图了哑元图案(dummy pattern )。图l显示一个包括有源区2、 4和6， 栅电极带8、 10和12，以及哑元有源区14的可能的布图。有源区2和上覆盖的栅电极带8属于MOS器件18，而有源区4和上覆盖的栅电极带10属于MOS 器件20。注意到，哑元有源区14中的一个与有源区2隔离开一个间距S1。 因此，通过STI区16施加应力的^各径(以下称为应力施加^4圣)具有一个长 度S1。另一方面，沿另一个应力施加路径，其可能具有长度S2。该应力施加 路径的显著差异，给由STI区域16施加的应力带来大的变化，因此给MOS 器件18和20的性能带来显著变化(例如，驱动电流)。举例来说，对于一个 更大的应力施加长度S2, STI区域16可以在MOS器件20的沟道区域施加的 应力比在MOS器件18的沟道区域施加的应力更大。MOS器件18和20之间 的该器件的驱动电流漂移可达到约10%到20%。因此，需要减少驱动电流漂 移的MOS器件的新方法。
发明内容
根据本发明的一个方面，提供了一种在芯片上形成集成电路结构的方法， 包括从集成电路结构的设计中提取有源层。上述有源层包括一个有源图案。上 述有源图案包括一个具有第一长度和第一宽度的扩散区。该方法还包括扩大该 有源图案，形成具有彼此垂直的第一边缘和第二边缘的哑元禁止区 (dummy-forbidden region ); 在整个芯片添加一个应力阻断哑元扩散区 (stress-blocking dummy diffusion region ), 其中包括添力口第一应力阻断口亚元扩 散区，其邻近并且基本上平行于哑元禁止区的第一边缘，其中第一应力阻断哑 元扩散区具有大约不比有源图案的第一长度短的第二长度；以及添加第二应力 阻断哑元扩散区，其邻近并且基本上平行于哑元禁止区的第二边缘，其中的第 二应力阻断哑元扩散区具有大约不比有源图案第一宽度短的第三长度。该方法 还包括，在整个芯片添加应力阻断哑元扩散区的步骤之后，在芯片的其余空间 中添加通用哑元扩散区。
根据本发明的另 一个方面，提供了 一种在芯片上形成集成电路结构的方 法，包括从集成电路结构的设计中提取有源层。有源层包括彼此垂直的第一边 缘和第二边缘的目标扩散区；和栅电极带，在目标扩散区上方并且平行于第一 边缘。该方法还包括扩大该目标扩散区，从而形成的哑元禁止区包括基本上平
行第一边缘的第三边缘；以及基本上平行第二边缘的第四边缘。该方法还包括在整个芯片添加应力阻断哑元扩散区，包括添加第一应力阻断哑元扩散区，其 在哑元禁止区以外并且毗邻第三边缘，其中第 一应力阻断哑元扩散区具有的第 一纵向尺寸不比第一边缘的长度短，其中第一纵向尺寸基本上对准并平行于第
一边缘；以及添加第二应力阻断哑元扩散区，其在哑元禁止区以外并且毗邻第 四边缘。第二应力阻断哑元扩散区具有的第二纵向尺寸不比第二边缘的长度 短。第二纵向尺寸基本上对准并平行于第二边缘。
根据本发明的另一个方面，提供了一种在芯片上形成集成电路结构的方 法，包括提供具有第一长度的第一边缘的目标扩散区；以及第二边缘垂直于第 一边缘，其中第一和第二边缘彼此垂直。该方法还包括添加第一应力阻断哑元 扩散区，其毗邻第一边缘，但与第一边缘间隔开，并且在它们之间不具有哑元 扩散区。第一应力阻断哑元扩散区具有的一个纵向尺寸基本上不比第一长度 短。该方法还包括添加第二应力阻断哑元扩散区，其毗邻第二边缘，并与第二 边缘间隔开，并且它们之间不具有哑元扩散区。第二应力阻断哑元扩散区具有 的第二纵向尺寸基本上不比第二长度短。第一和第二纵向尺寸是在垂直方向。
根据本发明的另一个方面，提供了一个集成电路结构，包括一个目标扩散 区，该目标扩散区包括具有第 一长度的第 一边缘；和具有第二长度的第二边缘， 其中第 一和第二边缘基本上彼此垂直。上述集成电路结构还包括第一应力阻断
哑元扩散区，其毗邻第一边缘，但与第一边缘间隔开，并且在它们之间不具有 哑元扩散区。第一应力阻断哑元扩散区具有的一个纵向尺寸基本上不比第一长 度短。上述集成电路结构还包括第二应力阻断哑元扩散区，其毗邻第二边缘， 并与第二边缘间隔开，并且它们之间不具有哑元扩散区。第二应力阻断哑元扩 散区具有的第二纵向尺寸基本上不比第二长度短。第一和第二纵向尺寸是在垂 直方向。
根据本发明的另一个方面， 一种集成电路结构包括一个目标扩散区，其包
括具有第一长度的第一边缘；具有第二长度的第二边缘；具有第三长度的第三 边缘，其中第一和第三边缘基本上并行；和具有第四长度的第四边缘，其中第 二和第四边缘基本上平行，而且基本上垂直于第一和第三边缘。上述集成电路 结构还包括在目标扩散区上的栅电极；四个应力阻断哑元扩散带，其中每一个 都邻近第一，第二，第三，第四边缘中的一个，并且在四个应力阻断哑元扩散带和目标扩散区之间没有哑元扩散区。四个应力阻断哑元扩散带的每一个的长 度基本上不短于各自最近的目标扩散区的边缘的长度。上述集成电路结构还包 括被上述四个应力阻断哑元扩散区从目标扩散区隔离开的多个通用哑元扩散区。
本发明的优点包括添加的用于阻断应力施加途径的哑元扩散区，因此，减
少了施加到MOS器件上应力的变化。
为了更完整的理解本发明及其优点，以下描述结合相应的附图现在做出参 考说明，其中
图1说明了具有哑元有源区的集成电路的传统的布图；和 图2至6的一种添加哑元扩散区的方法的中间阶^a的顶;現图。
具体实施例方式
本实施例的制作和使用详细地讨论如下。应该理解，虽然，本发明提供了 许多适用的发明概念，但可以在各种各样的具体情况中实施。所讨论的具体实 施例只是本发明的制作和使用的具体方式的说明，并没有限制本发明的范围。
本发明提供一种在集成电路布图中插入哑元图案的方法。提供了上述方法 的中间阶段，以及讨论了上述方法的变化。在本发明的全部的各个视图和示例 的实施例中，相似的附图标记是用来指示相似的元件。
对于在一个半导体芯片的每个MOS器件，各自离开其他MOS器件的间 距影响着其性能。该间距可用浅沟槽隔离(STI)区(或场区)填充。由于绝 缘材料的固有应力，STI区对邻近的MOS器件施加应力，并且应力强度受到 间距的影响。上述间距的变化导致STI区所产生的应力变化。因此，在电路模 拟中很难预测和补偿驱动电流的漂移。本发明的实施例因此被用来降低该应力 的变化。
参照图2，提供一个集成电路设计。首先将有源层从集成电路布图提取出 来。有源层可以包括有源区的层(在整个说明书中也称为整个扩散区，其中可 用于形成源漏区)，带状多晶硅层，和/或金属层。布图中可能会影响安置哑元图案的任何其他层，也可以作为有源层的一部分被提取出来。图2图示了提取
的扩散区102， 202和302，和多晶硅带104， 204和304。扩散区102， 202 和302分别与多晶硅带104， 204和304形成MOS器件100， 200, 300。整个 说明书，形成具有上覆盖栅电极的MOS器件的扩散区，如102， 202和302， 被称为是"目标扩散区"。相反，不形成MOS器件的扩散区，如扩散区22， 被称为非目标扩散区。本领域技术人员可以认识到，虽然使用了术语"多晶硅" 或"多晶"，栅极带104, 204和304可用多晶硅以外的其他材料来形成，如金 属、金属硅化物、金属氮化物、多晶硅以及其组合。参照图3，执行尺寸调整(sizing)操作从而形成哑元禁止区110, 210, 310和24。哑元禁止区可以通过扩大扩散区102， 202， 302和22而形成。在 尺寸调整操作中，同一半导体芯片上所有扩散区优选地都被放大从而形成哑元 禁止区。在一个实施例中，尺寸调整操作是通过把扩散区的宽度和长度添加一 定的系数如约5%到约50%而执行的。在可选的实施例中，扩散区的宽度和长 度的每一边都添加了 一个指定的长度AL和/或指定的宽度AW,其中指定的长 度AL和指定宽度AW可能与形成集成电路的具体技术有关。在一个示例的实 施例中，指定的长度AL和指定宽度AW约0.1微米。
在可选的实施例中，扩散区102， 202, 302和22和多晶硅带104， 204 和304都被扩大从而形成哑元禁止区。因此，相应的哑元禁止区可能大于图示 哑元禁止地区的110， 210, 310和24。
图4A图示了应力阻断哑元扩散区30， 30'， 40， 40'的添加(插入)。为 了简洁明了 ，环绕目标扩散区302的应力阻断哑元扩散区30和40被详细地讨 论，从而解释本发明的概念。然而，同样的教导可以适用于包括目标扩散区 102和202的其他目标扩散区。应力阻断哑元地区在整个"i兌明书中也^皮称为应 力阻断区。扩散区302具有边缘312和314，其中边缘312有一长度Ll，并 边缘314有一宽度W1。哑元禁止区310有边缘316和318,其中边缘316有 一个长度L2和边缘318有一个宽度W2。在首选的实施例中，应力阻断区30 在哑元禁止区310的边缘316以外形成，并且临近边缘316 (优选地是毗邻)。 应力阻断区30具有限制通过STI区34施加应力的路径(以下称为应力施加路 径)的长度的功能，其中STI区34环绕扩散区102, 202和302。扩散区302和应力阻断区30之间限定的距离AL限制了通过STI区34施加的应力的量级。 应力阻断区30因此在X方向遮盖(cap) 了通过STI区34施加的应力。例如， 应力施加路径被图示为从边缘312开始、在与多晶硅带304的纵向方向垂直的 方向延伸的箭头320。注意到，箭头320被应力阻断区30中的一个所阻断。 在整个说明书中，"纵向方向"指的是应力阻断区30较长一边的方向，和术语"纵 向尺寸"指的是较长一边的尺寸。
应力阻断区30优选地分别对齐对齐扩散区302的吸引边缘312，其两个末端 36和38至少分别基本上对齐扩散区302的相应边缘314。更优选地，末端36 和38分别延伸超过扩散区302的边缘314。因此，应力阻断区30的长度L3 优选地基本上等于或大于扩散区302的长度L1，当然它也可以略小于长度L1。 例如，长度L3可以是在长度L1的80%到100%之间。然而，将长度L3减少 到小于L1可能对应力阻断作用产生不利影响。
应力阻断区30的长度L3和应力阻断区40的长度L4分别与扩散区302 的长度L1和宽度Wl有关。可以理解，在同一个芯片上，其他目标扩散区可 能有与扩散区302不同的长度和/或宽度，因此，邻近不同的目标扩散区的应 力阻断区30或40的长度(和宽度)可能是彼此相等或不等。在一个示例的实 施例中，长度L3不同于毗邻扩散区202的应力阻断区30的长度L3',和/或长 度L4不同于毗邻扩散区202的应力阻断区40的长度L4'。
类似地，添加了应力阻断区40来阻断栅极宽度方向(图4A中Y方向) 的应力路径。因此，应力阻断区40优选地对准扩散区302的边缘314,两末 端46和48至少基本上分别对准扩散区302的边缘314。更优选地，末端46 和48分别延伸超过扩散区302的边缘312。应力阻断区30的长度L4优选地 基本上等于或大于扩散区302的宽度W1，当然它可能也会略小于宽度Wl， 例如，在宽度Wl的80%和100%的之间。长度L3和L4可彼此相等或不等。
优选地，添加哑元区30和40不会导致扩散区局部密度不利地太多地增加。 因此，哑元区30和40优选地形成为在纵向方向上平行于各自的邻近(或毗连) 的哑元禁止区310的边缘的带状。相应地，宽度W3和W4分别小于长度L3 和L4。在一个实施例中，宽度W3和W4均小于各自的长度L3和L4的大约25%。此外，注意到，应力阻断区30和40的纵向方向基本上是彼此垂直。优 选地，在扩散区302全部的四边的每一边都形成了应力阻断区30/40。
整个半导体芯片，优选地对所有目标扩散区都形成应力阻断区30/40。在 可选的实施例中，应力阻断区只形成在邻近模拟MOS器件的所有目标扩散区， 而临近数字MOS器件的目标扩散区基本上没有形成应力阻断区。此外，虽然 应力阻断区可分别地形成在非目标扩散区的周围，优选地，应力阻断区不形成 在非目标扩散区的周围(例如，非目标扩散区22)。
参看图4B，部分地由于工艺的原因，在L3长度大于所需要的长度的情形 下，应力阻断区30和40的每一个可划分为两个或两个以上的子区(sub region)。两个子区之间的间距最好是要小，例如，宽度Wg在大约0.08微米 到0.2微米之间。更优选地，宽度Wg小于长度L3的大约25%。在一个规范 的实施例中，宽度Wg约O.l微米。虽然应力施加路径320可通过子区之间的 间距，因为宽度Wg小，对所施加应力并没有显著地增加不利影响。此外，可 能会添加附加的应力阻断区，如那些标示为30 '。优选地，应力阻断区30和 30 '彼此平行，但它们的在子区之间的间距没有对齐。因此，穿过应力阻断区 30的间距的应力阻断路径被应力阻断区30'所阻断。
图5显示了去除不需要的应力阻断区的步骤，其优选地在整个半导体芯片 上添加了全部应力阻断区之后执行。去除应力阻断区包括违反设计规则的那 些，例如，那些在多晶硅带下方的，那些穿越n阱边缘的，等等。去除步骤可 能会进一步包括一个平滑操作以消除小哑元图案，如在图4A和4B中30 "所 示。在图5中，被去除了应力阻断区30"的区域采用椭圓的虚线标示。
参考图6,附加的哑元扩散区50 (以下简称为通用哑元扩散区)被加入到 现有图案留下的剩余间隙中。通用哑元扩散区50用来填充图案的稀疏区域， 使扩散区(包括哑元扩散区)在整个芯片(和整个晶圆)上是更加均匀。各种 算法可用于确定的所添加的通用哑元扩散区50的位置。与应力阻断区30和 40相比，通用哑元扩散地区50可能具有不同的形状和尺寸。所留下的未填充 的间隙将被用于形成STI区(或场氧化物)34。在添加了哑元扩散区50之后， 可以进行一个额外的清除步骤从而去除不需要的的哑元扩散区。
本发明的实施例中有几个优势的特征。通过添加应力阻断区30/40以阻断MOS器件周围的应力施加路径，应力施加路径的长度，以及因此通过STI区 34施加的应力，被限制在一个小范围内变化。在整个半导体芯片上通过STI 区34施加的应力因此更加均匀。因此，该器件的性能漂移，如驱动电流漂移， 被限制了 。
虽然本发明及其优势已详细地描述，应该理解，可以做出不离开所附权利 要求所限定的本发明精神和范围的各种改变、替换和改进。此外，本申请的范 围并不打算被限于说明书中所描述的工序，机器，制造，以及物质、手段、方
法和步骤的组合。从本发明所公开的，作为本领域普通技术人员可以很容易地 理解，目前现有的或以后开发的那些执行与所描述的相应实施例的基本相同的 功能或实现大致相同的结果的工序，机械，制造，以及物质、手段、方法或步 骤的组合，根据本发明在这里都可以使用。因此，所附的权利要求企图包括在 这些工序，机械，制造，以及物质、手段、方法或步骤的组合的范围内。
权利要求
1、一种在芯片上形成集成电路结构的方法，该方法包括从集成电路结构的设计中提取有源层，其中该有源层包括有源图案，并在其中该有源图案包括一个具有第一长度和第一宽度的扩散区；扩大该有源图案，形成具有彼此垂直的第一边缘和第二边缘的哑元禁止区；在整个芯片添加应力阻断哑元扩散区，包括添加第一应力阻断哑元扩散区，其邻近于并且基本上平行于哑元禁止区的第一边缘，其中第一应力阻断哑元扩散区具有大约不比有源图案的第一长度短的第二长度；以及添加第二应力阻断哑元扩散区，其邻近于并且基本上平行于哑元禁止区的第二边缘，其中的第二应力阻断哑元扩散区具有大约不比有源图案第一宽度短的第三长度；以及在整个芯片添加应力阻断哑元扩散区的步骤之后，在芯片的其余间隙中添加通用哑元扩散区。
2、 根据权利要求1的方法，其中第一和第二应力阻断哑元扩散区的纵向 方向4皮此垂直。
3、 根据权利要求1的方法，其中哑元禁止区进一步包括彼此垂直的第三 边缘和第四边缘，在整个芯片添加应力阻断哑元扩散区的步骤还包括添加第三应力阻断哑元扩散区，其邻近并且基本上平行于哑元禁止区的第 三边缘，其中第三应力阻断哑元扩散区具有大约不比有源图案第 一宽度短的第 四长度；以及添加第四应力阻断哑元扩散区，其邻近并且基本上平行于哑元禁止区的第 四边缘，其中的第四应力阻断哑元扩散区具有大约不比有源图案第 一宽度短的 第五长度。
4、 根据权利要求1的方法，在整个芯片添加应力阻断哑元扩散区的步骤 和添加通用哑元扩散区的步骤之间进一步包括一个哑元区清除步骤。
5、 根据权利要求1的方法，其中第一应力阻断哑元扩散区包括由间距分 隔的子区，其中每个间距的宽度小于第二长度的25%,其中进一步包括形成附 加应力阻断哑元扩散区，其邻近并平行于第一应力阻断哑元扩散区，其中附加应力阻断哑元扩散区包括彼此间隔开的附加子区，并在其中附加子区与上述子 区不对齐。
6、 根据权利要求1的方法，其中有源层进一步包括一个包括有附加扩散 区的附加有源图案，其中该方法还包括扩大附加有源图案从而形成附加哑元禁止区；和形成毗邻该附加哑元禁止区的附加应力阻断哑元扩散区，其中该附加应力 阻断哑元扩散区平行于第一应力阻断哑元扩散区，并具有与第一应力阻断哑元 扩散区不同的长度。
7、 根据权利要求1的方法，其中，在整个芯片上添加应力阻断哑元扩散 区的步骤过程中，应力阻断哑元扩散区被添加在模拟MOS器件的有源区周围， 并且基本上应力阻断哑元扩散区不会添加在数字MOS器件的有源区周围；且 其中应力阻断哑元扩散区只形成在芯片上邻近所有模拟MOS器件的所有目标 扩散区，而其中在临近芯片上数字MOS器件的所有目标扩散区基本上没有应 力阻断哑元扩散区形成。
8、 一种在芯片上形成集成电路结构的方法，该方法包括 从集成电路结构的设计中提取有源层，其中有源层包括目标扩散区，包括基本上彼此垂直的第一和第二边缘；和栅极电极带，在目标扩散区上并且并行于第一边缘； 扩大目标扩散区从而形成哑元禁止区，包括 第三边缘基本上平行于第一边缘；和 第四边缘基本上平行于第二边缘；和 在整个芯片添加应力阻断哑元扩散区，包括添加第一应力阻断哑元扩散区，其在哑元禁止区以外并且毗邻第三 边缘，其中第一应力阻断哑元扩散区具有的第一纵向尺寸不比第一边缘 的长度短，其中第一纵向尺寸基本上对准并平行于第一边缘；以及添加第二应力阻断哑元扩散区，其在哑元禁止区以外并且毗邻第四 边缘，第二应力阻断哑元扩散区具有的第二纵向尺寸不比第二边缘的长 度短，第二纵向尺寸基本上对准并平行于第二边缘。
9、 根据权利要求8的方法，其中还包括，在整个芯片添加应力阻断哑元 扩散区的步骤之后，在芯片的其余间隙中添加通用哑元扩散区。
10、 根据权利要求8的方法，其中还包括，在整个芯片添加应力阻断哑元扩散区的步骤和添加通用哑元扩散区的步骤之间，去除应力阻断哑元扩散区的 一部分。
11、 根据权利要求8的方法，其中，有源层进一步包括非目标扩散区，并 在整个芯片添加应力阻断哑元扩散区的步骤的过程中，没有应力阻断哑元扩散 区毗邻于非目标扩散区添加。
12、 根据权利要求8的方法，其中第一应力阻断哑元扩散区包括被间距分 开的子区，其中每个间距的宽度小于第一纵向尺寸的25%。
13、 根据权利要求8的方法，其中第一应力阻断哑元扩散区的第一纵向尺 寸不同于第二应力阻断哑元扩散区的第二纵向尺寸，其中第 一和第二纵向尺寸
14、 一种在芯片上形成集成电路结构的方法，该方法包括 提供一个目标扩散区，包括具有第一长度的第一边缘；具有第二长度的第二边缘，其中第一和第二边缘彼此垂直； 添加第一应力阻断哑元扩散区，其毗邻于第一边缘，但与第一边缘间隔开， 并且在它们之间不具有哑元扩散区，其中第 一应力阻断哑元扩散区具有的纵向尺寸基本上不比第一长度短；以及添加第二应力阻断哑元扩散区，其毗邻于第二边缘，并与第二边缘间隔开， 并且它们之间不具有哑元扩散区，其中第二应力阻断哑元扩散区具有的第二纵 向尺寸基本上不比第二长度短，其中第一和第二纵向尺寸彼此垂直。
15、 根据权利要求14的方法，进一步包括在添加第 一和第二应力阻断哑元扩散区的步骤之后，在整个芯片上执行去 除哑元扩散区的步骤；和在去除步骤之后，在芯片的其余间隙中添加通用哑元扩散区，其中该通用 哑元扩散区具有与第一和第二应力阻断哑元扩散区不同的尺寸。
全文摘要
本发明公开了一种用于减小器件性能漂移的哑元图案设计。一种在芯片上形成集成电路结构的方法，包括提取具有扩散区的有源层；扩大该有源图案，形成具有彼此垂直的第一边缘和第二边缘的哑元禁止区；在整个芯片添加应力阻断哑元扩散区，其中包括添加第一应力阻断哑元扩散区邻近于并且基本上平行于哑元禁止区的第一边缘；以及添加第二应力阻断哑元扩散区邻近于并且基本上平行于哑元禁止区的第二边缘。以及在整个芯片添加应力阻断哑元扩散区的步骤之后，在芯片的其余间隙中添加通用哑元扩散区。
文档编号H01L21/8234GK101625997SQ20091013662
公开日2010年1月13日 申请日期2009年5月8日 优先权日2008年5月8日
发明者李建毅, 杨胜杰, 郭建志, 鲁立忠 申请人:台湾积体电路制造股份有限公司