专利名称：用于创建深沟槽电容器以改进器件性能的方法和装置的制作方法
技术领域：
本发明的实施例涉及目标器件上的亚微米器件，比如互补金属
氧化物半导体(CMOS)器件。更具体而言，本发明的实施例涉及一 种用于创建深沟槽电容器以改进器件性能的方法和装置。
背景技术：
在设计目标器件时有诸多设计问题。例如当在不同电压来偏置 半导体衬底上的相邻P阱时需要隔离P阱。在没有隔离的情况下，P 阱之间可能会形成电流路径。
传统上，在第一电压偏置的P阱和在第二电压偏置的P阱可以 通过在它们之间形成N阱和在它们之下形成深N阱来隔离。然而为 了有效，N阱的宽度通常必须至少为lpm。对N阱隔离的宽度要求 影响了半导体衬底上的晶体管的可缩放性。
在设计目标器件时存在的另 一 设计问题是使目标器件受软错 误影响较小。在宇宙射线直接地或者间接地生成电子空穴对并且产 生电离路径时出现软错误。例如，5Mev阿尔法粒子可以产生多于千 万亿分之200库仑(200 femtocoulombs )的有害电子。在Vc。存储电 荷的存储器可能经历下降并且可能从1翻转成O从而造成软错误。
为了防止宇宙射线的影响，已经将存储器中的节点设计成具有 更高电容。通过在节点增加电容，在出现软错误之前需要更高电荷 并且提供了保护。传统上，这将涉及到使存储器更大从而也影响存 储器的可缩放性。
发明内容
根据本发明的 一 个实施例，形成深沟槽电容器以减少软错误。使用用于在半导体衬底上创建晶体管的一个或者多个现有过程来形 成深沟槽电容器。这些过程可以包括沉积栅极氧化物、多晶硅和/或 硅化物。通过利用现有过程来形成深沟槽电容器，无需单独模块用 于深沟槽工艺并且减少资源如时间和成本。根据本发明的 一 个方面， 可以在用第一类型的掺杂剂掺杂的阱周围构造深沟槽电容器以便也 提供对阱的隔离。
本发明的特征和优点通过例子来说明并且决不是为了将本发 明的范围限于所示特定实施例。
图1是图示了根据本发明一个实施例的用于与金属氧化物半 导体晶体管 一 起制作深沟槽电容器的方法的流程图。
图2是图示了根据本发明一个实施例的用于与金属氧化物半 导体晶体管的栅极一起制作深沟槽电容器的方法的流程图。
图3a-3f图示了根据本发明一个实施例的深沟槽电容器的形成。
图4图示了根据本发明一个实施例的配置用于深沟槽隔离的 深沟槽电容器的一个实施例。
图5图示了根据本发明一个实施例的为了减少软错误而在电 路中实现的深沟槽电容器。
图6图示了其中根据本发明实施例来实现深沟槽电容器的目 标器件。
具体实施例方式
在以下说明书中，出于说明的目的，阐述具体术语以提供对本 发明实施例的透彻理解。本领域技术人员将清楚，说明书中的具体 细节可以不是实现本发明的实施例所必需的。在其它实例中，在框 图形式中示出了公知部件、器件、材料和工艺以避免不必要地使本 发明的实施例难以理解。
5图1是图示了根据本发明一个实施例的用于与金属氧化物半 导体晶体管一起制作深沟槽电容器的方法的流程图。在101,为晶体
管形成浅沟槽隔离。浅沟槽隔离是防止相邻半导体部件、用不同掺 杂剂类型掺杂的阱区或者用于在不同电压偏置的晶体管的阱区之间 电流泄漏的集成电^各特征。
根据本发明的 一 个实施例，可以通过涂敷掩膜来形成浅沟槽隔 离。可以使用光刻工艺来用光致抗蚀剂材料覆盖硅上为沟槽而保留 的区域。应当认识到，可以使用正性或者负性光致抗蚀剂。蚀刻硅 的暴露区域以形成沟槽。去除掩膜并且用电介质填充暴露区域。根 据本发明的一个实施例，用二氧化硅填充暴露区域。磨掉过量电介 质。根据本发明的一个实施例，可以使用化学机械平坦化或者其它 技术来抛光电介质。
在102,制作深沟槽电容器和晶体管的栅极。与晶体管的栅极 的制作 一起执行深沟槽电容器的制作。根据本发明的 一 个实施例， 使用用于在半导体衬底上创建晶体管的一个或者多个现有过程来形 成深沟槽电容器。这些过程可以包括沉积栅极氧化物、栅极多晶硅 和/或硅化物。通过利用原本形成晶体管部件所需的现有过程，无需 单独模块来制作深沟槽工艺并且减少资源如时间和成本。
在103，在多晶硅上形成掩膜。形成掩膜是为了阻挡特定类型 的掺杂剂(n型或者p型掺杂剂)。根据本发明的一个实施例，掩膜 可以是包括光致抗蚀剂的阻挡掩膜或者由密度高于光致抗蚀剂的材 料形成的硬掩膜中的任何一种。形成硬掩膜包括沉积掩膜和构图掩 膜，使得它覆盖包括第二掺杂剂类型的多晶硅阱的第二区域同时暴 露包括第 一 掺杂剂类型的多晶硅阱的第 一 区域。
在104，向器件施加轻掺杂漏极(LDD)注入。可以在零度施 加LDD注入。可以通过扩散或者离子注入以高浓度杂质来掺杂暴露 的硅。该掺杂渗透硅表面上的暴露区域从而在p型或者n型衬底中 创建n型或者p型区域(源4及结和漏极结)。在LDD注入之后，可 以剥离第二区域之上的光致抗蚀剂。作为选择，可以在LDD注入之前去除光致抗蚀剂。根据本发明的一个实施例，可以通过干法工艺 或者使用溶剂来剥离第二区域之上的光致抗蚀剂。
在105，执行第一掺杂剂类型的角度注入以在第二掺杂剂类型
的栅极之下形成袋(pocket)。根据本发明的一个实施例，可以以多 个角度执行注入以形成浅袋和深袋。 在106，剥离硬掩膜。
过程103-106在描述如何在第一区域中创建第一掺杂剂类型的 第一晶体管时是具体的。应当认识到，可以修改过程103-106以在第 二区域中创建第二掺杂剂类型的第二晶体管。
在107,与栅才及相邻地形成间隔物。
在108， ^丸行深源极漏极(S/D)注入。深源极漏极注入通过 扩散或者离子注入用高浓度杂质来掺杂暴露的硅。该掺杂还渗透硅 表面上的暴露区域从而在p型或者n型衬底中进一步更深地限定n 型或者p型区域(源极结和漏极结)。根据本发明的一个实施例， 剂量可以是1E14到1E15个离子/平方厘米。
在109，执行快速热退火和硅化物形成。根据本发明的一个实 施例，快速热退火工作用以激活掺杂剂并且使掺杂剂更具传导性。
图1图示了在与金属氧化物半导体晶体管一起制作深沟槽电 容器时执行的数个过程。应当认识到，可以在任何所述过程之前或 者之后执行其它附加过程。这样的过程可以包括创建金属氧化物半 导体晶体管的阱、深阱和其它部件。
图2是图示了根据本发明一个实施例的用于与金属氧化物半 导体晶体管的栅极一起制作深沟槽电容器的方法的流程图。图2中 所示过程可以用来实施图1中所示102。在201,针对深沟槽隔离涂 敷掩膜。可以使用光刻工艺来暴露硅上为深沟槽而保留的区域。可 以使用正性或者负性光致抗蚀剂。应当认识到，作为选择，可以使 用硬掩膜。根据本发明的一个实施例，由密度高于光致抗蚀剂的材 料形成硬掩膜。该材料是可以使用比如化学机械抛光过程这样的技 术来平坦化的材料。形成硬掩膜可以包括在多晶硅上沉积硬掩膜、平坦化硬掩膜并且构图硬掩膜，使得它包括为针对深沟槽电容器设
计的区域而暴露的开口。可以使用Si3N4或者其它材料来形成硬掩膜。
在202,蚀刻硅的暴露区域以形成深沟槽。根据本发明的一个 实施例，使用等离子体离子来进行干法蚀刻。 在203，去除掩膜。
在204，在生长用于晶体管上的栅极的栅极氧化物层的同时， 在形成的深沟槽中生长栅极氧化物层。根据本发明的 一个实施例， 栅极氧化物是厚的输入输出(10)氧化物。可以使用栅极氧化物层 作为用于晶体管的栅极电介质。清除过量栅极氧化物。
在205，在用于晶体管的栅极氧化物和用于深沟槽电容器的栅 极氧化物的顶部上沉积栅极多晶硅(多晶态硅)层。可以使用栅极 多晶硅作为用于金属氧化物半导体晶体管的栅极电极材料。
在206,蚀刻栅极多晶硅层和栅极氧化物层。可以构图并蚀刻 栅极多晶硅层以形成互连和金属氧化物半导体晶体管栅极。也可以 蚀刻掉未由多晶硅覆盖的栅极氧化物以暴露源极结和漏极结将形成 于其上的棵硅。
在207,在深沟槽电容器上添加硅化物和接触。根据本发明的 一个实施例，可以在向半导体衬底上的晶体管添加硅化物和/或接触 的同时，向深沟槽电容器添加硅化物和/或接触层(比如图1中所示 108)。也应当认识到，可以以不同过程分开地添加石圭化物和/或^:触。
图3a-3f图示了根据本发明一个实施例的深沟槽电容器的形 成。图3a图示了具有深N阱(DNW) 310的半导体衬底300。规则 深度的阱(N/P阱)320驻留于深N阱310上方。可以用N或者P 掺杂剂来掺杂规则深度的阱320。浅沟槽隔离部分330驻留于规则深 度的阱320的附近及其一部分上方。
图3b图示了在掩膜层340沉积于STI层330和规则深度的阱 320的一部分上方并且构图以暴露沟槽区341之后的半导体衬底 300。根据本发明的一个实施例，可以使用硬掩膜来实现掩膜层340。
8硬掩膜可以由Si3N4或者其它材料形成。图3b中的箭头代表用来蚀
刻深沟槽的等离子体离子。硬掩膜340的层阻挡等离子体离子渗透 STI部分330、规则深度的阱320和深N阱310。经过掩膜层340的 开口行进的等离子体离子蚀刻穿过S TI部分3 3 0 、规则深度的阱3 2 0 和深N阱310的一部分以创建深沟槽350。
图3c图示了在去除硬掩膜340 (图3b中所示)之后的半导体 衬底300。深沟槽350由多个壁351-353和底部354限定。在图3c 中示出了三个壁351-353。壁351-353跨越STI层330、规则深度的 阱320和深N阱310。底部354在深N阱310上。
图3d图示了半导体村底300,其中遍及半导体衬底(包括在 深沟槽350中)生长有栅极氧化物(GOX)层360。栅极氧化物360 覆盖深沟槽350的壁351-353和底部354 (图3c中所示)。使用与 用于待实现于半导体衬底300上的晶体管的栅极的栅极氧化物相同 的过程并且同时(与之同时)来生成深沟槽350中的栅极氧化物。 根据本发明的一个实施例，栅极氧化物是可以为50埃的厚输入输出 (10)氧化物。可以使用栅极氧化物层作为用于晶体管的栅极电介 质。可以清除规则深度的阱320和STI 330的表面上的并且未用于深 沟槽电容器或晶体管的栅极氧化物。
图3e图示了半导体衬底300,其中在晶体管的栅极氧化物之 上沉积有栅极多晶硅(多晶态硅)371以及在深沟槽电容器的栅极氧 化物之上沉积有栅极多晶硅370。使用同一沉积过程同时沉积栅极多 晶硅370和371。可以使用栅极多晶硅作为用于金属氧化物半导体晶 体管的栅极电极材料。
图3f图示了半导体衬底300,其中在用于深沟槽电容器395 的栅极多晶硅370之上沉积有硅化物层380、在用于晶体管的栅极多 晶硅371之上沉积有硅化物层381、在规则深度的阱320的一部分上 沉积有硅化物层382。根据本发明的一个实施例，使用同一沉积过程 同时沉积硅化物层380、 381和382。在用于深沟槽电容器395的硅 化物层380的顶部上形成接触390。接触390允许偏置深沟槽电容器395的栅极多晶硅370以便更好地解决软错误。示出了深沟槽电容器 395包括具有壁和底部的沟槽350。
图4图示了根据本发明一个实施例的用于深沟槽隔离的深沟 槽隔离阻挡层495的一个示例。图4图示了具有深N阱410的半导 体衬底400。可以用N或者P掺杂剂来掺杂的多个规则深度的阱(N/P 阱)421和422驻留于深N阱410上方。可以在与N/P阱不同的电 压偏置的用P掺杂剂(P阱)来掺杂的规则深度的阱423也驻留于 深N阱上方。浅沟槽隔离部分431-433分别驻留于规则深度的阱 421-423的附近和上方。深沟槽隔离阻挡层495配置有用以包围P阱 423的多个壁。深沟槽电容器495的壁和深N阱410 —起将P阱423 与N/P阱421和422隔离。
可以使用用来制作深沟槽隔离电容器的图1、 2和3a-e中所示 过程来制作深沟槽隔离阻挡层495。在这一实施例中，可以使用用于 制作半导体衬底400上的一个或者多个其它部件如晶体管的过程来 制作栅极氧化物层460和深沟槽隔离阻挡层495的栅极多晶硅470。 还应当认识到，深沟槽隔离阻挡层495可以作为深沟槽电容器来操 作。在这一实施例中，可以向深沟槽隔离阻挡层495添加硅化物和 接触。
如上所述，可以与晶体管或者用于逻辑栅极的其它部件同时来 制作深沟槽电容器/深沟槽隔离阻挡层。深沟槽可以恰在栅极氧化之 前并入到制作流程中。深沟槽电容器/深沟槽隔离阻挡层可以利用 ("附带"形式)在制作晶体管时通常使用的厚栅极氧化物和栅极多 晶硅过程。这减少为了创建深沟槽电容器/深沟槽隔离阻挡层而需要 的附加过程的总数目，从而实现节约时间和其它资源。应当认识到， 可以按照用以创建无空隙沟槽的工艺的要求来调整用于深沟槽的比 率(宽度/深度)。另外，通过使用所述深沟槽过程，在深沟槽需要 更小隔离宽度的情况下，减少了器件的芯片尺寸。
图5图示了根据本发明一个实施例的为了减少软错误而在电 ^^中实现的多个深沟槽电容器510和520。如图所示，在可配置随枳』存取存储器(CRAM)中实现深沟槽电容器510和520以增加节点 电容。通过增加节点电容，可以减少或者减轻SER顾虑并且可以进 一步探究CRAM缩放比例。
标器件。根据一个实施例，目标器件600是具有分级结构如现场可 编程I' 1阵列的芯片，该分级结构可以利用形成于其中的电路的布线
局部性质。
目标器件600包括多个逻辑阵列块(LAB)。各LAB可由多 个逻辑块、进位链、LAB控制信号、(查找表)LUT链和寄存器链 连接线形成。逻辑块是提供用户逻辑功能的高效实现的小逻辑单位。 逻辑块包括一个或者多个组合单元和寄存器，其中各组合单元具有 单个输出。可以使用易受SER影响的CRAM来实现逻辑块。根据本 发明的一个实施例，LAB中的CRAM包括用参照图l-5描述的材料 和过程来制作的深沟槽电容器。跨目标器件600将LAB分组成行和 列。LAB的列表示为611-616。应当认识到，逻辑块可以包括附加或 者替代部件。
目标器件600包括存储器块。存储器块可以例如是提供专用真 实双端口 、简易双端口或者单端口存储器直至在各种频率有各种位 宽的随机存取存储器(RAM)块。存储器块可以在所选LAB中间跨 目标器件分组成列，或者独立或成对位于目标器件600内。存储器 块的列表示为621-624。
目标器件600包括数字信号处理(DSP)块。DSP块可以用来 实现具有加法或者减法特征的各种配置的乘法器。DSP块包括移位 寄存器、乘法器、加法器和累加器。DSP块可以跨目标器件600分 组成列并且表示为631。
目标器件600包括多个输入/输出元件(IOE) 640。各IOE馈 给目标器件600上的I/O管脚(未示出)。IOE位于目标器件600 的周边周围的LAB行和列的末端。
目标器件600包括在同一 LAB中的LE之间传送信号的LAB本地互连线(未示出)、跨越固定距离的多个行互连线("H型接线") 和类似地操作用以在目标器件的部件之间传送信号的多个列互连线
("v型接线")(未示出)。
图6图示了目标器件的一个示例实施例。应当认识到，系统可 以包括级联在一起的多个目标器件，比如图6中所示目标器件。也 应当认识到，目标器件可以包括以与目标器件600上的方式不同的 方式布置的可编程逻辑器件。目标器件也可以包括除了参照目标器 件600描述的FPGA资源之外的FPGA资源。因此，尽管可以在图6 中所述架构上利用这里描述的本发明，但是应当理解，也可以在不 同架构上利用它，这些架构比如是八^^@公司在它的APEXTM、 Stratix丁M、 CycloneTM、 Stratix II和Cyclone II芯片系列中利用的 架构以及乂川1^@公司在它的VirtexTM和Virtex II及Virtex IVTM芯 片线中利用的架构。
图1和图2是图示了根据本发明实施例的方法的流程图。可以 依次地、并行地或者以与所述顺序不同的顺序执行这些图中所示的 技术。也可以一次或者多次执行这些才支术。应当认识到，并非要求 执行这里描述的所有技术，可以添加附加技术， 一些所示技术可以 由其它技术耳又代，并且可以利用其它注入角度、注入剂量和其它细 节来实现所述过程。
在前文说明书中已经参照本发明的具体示例实施例描述了本 发明的实施例。然而将清楚可以对之进行各种修改和改变而不脱离 本发明实施例的更广义精神和范围。因而将在示例而不是限制的意 义上理解说明书和附图。
1权利要求
1.一种深沟槽电容器，包括具有壁和底部的沟槽；在所述壁和所述底部上的栅极氧化物层；以及沉积于所述栅极氧化物之上的栅极多晶硅。
2. 根据权利要求1所述的深沟槽电容器，其中穿过浅沟槽隔离 (STI)层、用P和N离子之一摻杂的阱以及用N离子掺杂的深阱来蚀刻限定所述沟槽的所述壁。
3. 根据权利要求1所述的深沟槽电容器，其中所述深沟槽电容 器的栅极氧化物与同 一半导体衬底上的用于晶体管的栅极氧化物同 时生长。
4. 根据权利要求1所述的深沟槽电容器，其中所述深沟槽电容 器的栅极多晶硅与同 一 半导体衬底上的用于晶体管的栅极多晶硅同时沉积。
5. 根据权利要求1所述的深沟槽电容器，还包括在所述栅极多 晶硅的顶部上的硅化物层。
6. 根据权利要求4所述的深沟槽电容器，还包括可操作用以偏 置所述多晶硅的在所述硅化物上的接触。
7. 根据权利要求1所述的深沟槽电容器，其中限定所述沟槽的 所述壁和所述底部延伸包围P阱以提供隔离。
8. 根据权利要求1所述的深沟槽电容器，其中所述深沟槽电容 器增加可配置随机存取存储器(CRAM)的节点电容，以减少软错 误率(SER)。
9. 一种形成深沟槽电容器的方法，所述方法包括 创建深沟槽；并且在形成晶体管时，在所述深沟槽中生长栅极氧化物并且在所述 深沟槽中沉积多晶硅。
10. 根据权利要求9所述的方法，还包括在所述多晶硅上沉积硅化物。
11. 根据权利要求10所述的方法，其中在沉积硅化物以形成所述晶体管时，所述硅化物#:沉积。
12. 根据权利要求9所述的方法，还包括形成可操作用以偏置 所述多晶硅的接触。
13. 根据权利要求9所述的方法，其中创建所述深沟槽包括 沉积;更掩膜；构图用于所述深沟槽的开口的区域；并且 执行等离子体蚀刻。
14. 根据权利要求9所述的方法，其中所述等离子体蚀刻渗透 浅沟槽隔离(STI)层、用P和N离子之一掺杂的阱以及用N离子掺杂的深阱。
15. 根据权利要求9所述的方法，其中在用第一类型的掺杂剂 掺杂的阱周围创建所述深沟槽。
全文摘要
一种深沟槽电容器包括具有壁和底部的沟槽。该深沟槽电容器也包括在壁和底部上的栅极氧化物层。栅极多晶硅沉积于该栅极氧化物之上。
文档编号H01L21/328GK101604692SQ20091014657
公开日2009年12月16日 申请日期2009年6月8日 优先权日2008年6月9日
发明者B·詹森, C·萨达纳, I·拉希姆, J·瓦特 申请人:阿尔特拉公司