具有垂直二极管的集成电路的制作方法

专利名称：具有垂直二极管的集成电路的制作方法
技术领域：
本发明是关于一种集成电路，特别是关于一种具有垂直二极管的集成电路。
背景技术：
电阻式存储器是存储器的一种，其利用存储元件的电阻值来储存一个或多个位的 资料。举例来说，程序化至高电阻值的存储元件可表示逻辑资料位值1，而程序化至低电阻 值的存储元件可表示逻辑资料位值0。一般来说，欲电性切换存储元件的电阻值时，可施加 电压脉冲或电流脉冲至存储元件。相变化存储器是电阻式存储器的一种，其于电阻式存储器中利用了相变化材料。 相变化材料至少具有两种态，分别为非晶态与结晶态。非晶态具有较为混乱的原子结构，而 结晶态则具有较为整齐的晶格。通常来说，非晶态的电阻率高于结晶态。此外，有些相变化 材料则具有多个结晶态，如面心立方(FCC)态与六方最密堆积(HCP)态，而这些结晶态的电 阻率并不相同，且可用以储存资料位。于后文中，非晶态是指具有较高电阻率的状态，而结 晶态是指具有较低电阻率的状态。由于相变化材料所发生的相变化能够被可逆地诱发，所以当温度改变时，存储器 可从非晶态变化成结晶态，也能从结晶态变化成非晶态。而欲改变相变化材料的温度，可驱 动电流穿越相变化材料本身，或驱动电流穿越邻近相变化材料的电阻式加热元件。通过这 两种方式，便可控制相变化材料的加热情形，进而控制相变化材料的相变化。相变化存储器包括存储阵列，其具有多个存储单元。这些存储单元是由相变化材 料制成，且可利用相变化材料不同的存储态进行程序化以储存资料。若要在此种相变化存 储装置进行资料的读取或写入，其中的一种方法是控制施加至相变化材料的电流及/或电 压脉冲。一般来说，各存储单元内相变化材料的温度高低通常会对应至所施加的电流及/ 或电压大小。若欲提供高密度相变化存储器，可使相变化存储单元储存多个资料位。而要达成 相变化存储单元的多位储存，可将相变化材料程序化至中间电阻值或电阻态，进而让多位 相变化存储单元可被写入至超过两个态。此时，若将相变化存储单元程序化至三个不同电 阻大小中的一种，则每个存储单元可储存1.5个位的资料；若将相变化存储单元程序化至 四个不同电阻大小中的一种，则每个存储单元可储存2个位的资料，以此类推。欲将相变化 存储单元程序化至中间电阻值，需要利用适合的写入方式来控制相变化材料中，非晶态与 结晶态两个部分共同存在的情形，进而控制存储单元的电阻。此外，还可由减少各存储单元的尺寸来制造高密度相变化存储器。由于相变化存 储器密度的增加可以提升存储器内储存资料的数量，因此，增加相变化存储器密度也可以 降低存储器的成本。有鉴于上述原因以及其它理由，有必要提供本发明。

发明内容
本发明一实施例提供了一种集成电路，其包括具有隔离区域的基材、形成于基材 内隔离区域间的第一导线、形成于基材内的垂直二极管。集成电路包括耦接至垂直二极管 的接点以及耦接至接点的存储元件，且第一导线可作为垂直二极管的一部分。


为进一步说明各实施例，本发明提供有附图。所附附图为本发明揭露内容的一部 分，其主要是用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。配合 参考这些内容，本领域具有通常知识者应能理解其它可能的实施方式以及本发明的优点。 图中的元件并未按比例绘制，而类似的元件符号通常用来表示类似的元件，其中图1为一系统实施例的方块图。图2为一存储装置实施例的示意图。图3A为一存储阵列实施例的上视图。图;3B为一存储阵列实施例的剖面图。图4A为一基材实施例的上视图，该基材具有隔离区域。图4B为一基材实施例的剖面图，该基材具有隔离区域。图5A为一基材实施例的上视图，该基材具有隔离区域、N+字符线及N-区域。图5B为一基材实施例的剖面图，该基材具有隔离区域、N+字符线及N-区域。图6A为一基材实施例的上视图，该基材具有隔离区域、N+字符线、N-区域以及介 电材料。图6B为一基材实施例的剖面图，该基材具有隔离区域、N+字符线、N-区域以及介 电材料。图7A为一基材实施例的上视图，该基材具有隔离区域、N+字符线、N-区域、P-区 域、P+区域、硅化物层以及介电材料。图7B为一基材实施例的剖面图，该基材具有隔离区域、N+字符线、N-区域、P-区 域、P+区域、硅化物层以及介电材料。图8A为一基材实施例的上视图，该基材具有隔离区域、N+字符线、N-区域、P-区 域、P+区域、硅化物层、介电材料以及接点。图8B为一基材实施例的剖面图，该基材具有隔离区域、N+字符线、N-区域、P-区 域、P+区域、硅化物层、介电材料以及接点。图8C为一基材实施例的另一剖面图，该基材具有隔离区域、N+字符线、N-区域、 P-区域、P+区域、硅化物层、介电材料以及接点。图8D为一基材实施例的再一剖面图，该基材具有隔离区域、N+字符线、N-区域、 P-区域、P+区域、硅化物层、介电材料以及接点。图9为另一基材实施例的剖面图，该基材具有隔离区域、N+字符线、P-区域、P+区 域、硅化物层、介电材料以及接点。图IOA为另一基材实施例的上视图，该基材具有隔离区域、N+字符线、P-区域、P+ 区域、硅化物层、介电材料以及接点。图IOB为一基材实施例的剖面图，该基材具有隔离区域、N+字符线、P-区域、P+区域、硅化物层、介电材料以及接点。图IOC为一基材实施例的另一剖面图，该基材具有隔离区域、N+字符线、P-区域、 P+区域、硅化物层、介电材料以及接点。图IlA为另一存储阵列实施例的上视图。图IlB为另一存储阵列实施例的剖面图。图12A为一基材实施例的上视图，该基材具有隔离区域。图12B为一基材实施例的剖面图，该基材具有隔离区域。第13A图为一基材实施例的上视图，该基材具有隔离区域、N型阱以及P型阱。图13B为一基材实施例的剖面图，该基材具有隔离区域、N型阱以及P型阱。图13C为一基材实施例的另一剖面图，该基材具有隔离区域、N型阱以及P型阱。图14A为一基材实施例的上视图，该基材具有隔离区域、N型阱、P型阱、N+区域以 及P+区域。图14B为一基材实施例的剖面图，该基材具有隔离区域、N型阱、P型阱、N+区域以 及P+区域。图14C为一基材实施例的另一剖面图，该基材具有隔离区域、N型阱、P型阱、N+区 域以及P+区域。
具体实施例方式于后述内容中，配合

可据以实施本发明的各种实施例。其中的方向性术 语，如“上”、“下”、“前”、“后”等，均是用以表示附图中元件的位向。由于实施例中的元件也 可用不同位向排列，这些方向性术语只是为了说明上的方便，并不具限制范围的效果。此 外，应了解的是，本发明亦可以其它方式来实施，且其结构或逻辑亦可进行改变或修饰，然 这些实施方式仍均属于本发明的范畴。因此，后述的实施方式并非用以限制本发明，且本发 明的范围应由权利要求范围的内容决定。在没有特别说明的情形下，各种实施例的特征均可彼此结合。图1为本发明实施例一系统90的方块图，其中系统90包括主机92与存储装置 100。主机92由通讯连接94耦接至存储装置100，且主机92可包括计算机(如桌上型计算 机、笔记型计算机、手持计算机)、可携式电子装置(如行动电话、个人数字助理(PDA)、MP3 播放器、影片播放器、数字相机)或其它使用存储器的装置，存储装置100则可提供主机92 的存储功能。于一实施例中，存储装置100提供主机92所需的嵌入式存储，且主机92及存 储装置100使用同一个集成电路或电路板。于一实施例中，存储装置100包括相变化存储 元件或其它可变电阻或可变电阻率材料的存储装置。图2为一存储装置100实施例的示意图，其中存储装置100包括写入电路124、 控制器120、存储阵列102及感测电路126。存储阵列102包括多个电阻式存储单元 l(Ma-104d (统称为电阻式存储单元104)、多个位线(BL) llh_112b (统称为位线112)以及 多个字符线(WL) IlOa-I IOb (统称为字符线110)。于一实施例中，电阻式存储单元104为相 变化存储单元；于其它实施例中，电阻式存储单元104则为其它类型的电阻式存储单元或 可变电阻率存储单元。各电阻式存储单元104包括相变化元件106与二极管108。二极管108是利用离子布植法形成于基材内的隔离区域之间。于一实施例中，二极管108是与周边逻辑同时于 前段(FEOL)工艺制造；于一实施例中，二极管108自对准至接触栓塞，且接触栓塞是将二极 管108耦接至相变化元件106。于本文中，“电性耦接”是指元件无需直接连接，且在“电性耦接”的元件间可存在 其它元件。存储阵列102分别由信号路径125、121、127电性耦接至写入电路124、控制器120 及感测电路126。控制器120分别由信号路径128、130电性耦接至写入电路IM及感测电 路126。各电阻式存储单元104(以下以相变化存储单元为例)电性耦接至字符线110与位 线112，其中，相变化存储单元10 电性耦接至字符线IlOa与位线11 ；相变化存储单元 104b电性耦接至字符线IlOb与位线11 ；相变化存储单元l(Mc电性耦接至字符线IlOa 与位线112b ；相变化存储单元104d电性耦接至字符线IlOb与位线112b。各相变化存储单元104均包括相变化元件106与二极管108，其中，相变化存储单 元10 包括相变化元件106a与二极管108a。相变化元件106a的一侧电性耦接至位线 11加，而另一侧电性耦接至二极管108a。二极管108a相异于相变化元件106a的一侧电性 耦接至字符线110a。于另一实施例中，二极管108a具有相反的极性。相变化存储单元104b包括相变化元件106b与二极管108b。相变化元件106b的 一侧电性耦接至位线112a，而另一侧电性耦接至二极管108b。二极管108b相异于相变化 元件106b的一侧电性耦接至字符线110b。相变化存储单元l(Mc包括相变化元件106c与二极管108c。相变化元件106c的 一侧电性耦接至位线112b，而另一侧电性耦接至二极管108c。二极管108c相异于相变化 元件106c的一侧电性耦接至字符线110a。相变化存储单元104d包括相变化元件106d与二极管108d。相变化元件106d的 一侧电性耦接至位线112b，而另一侧电性耦接至二极管108d。二极管108d相异于相变化 元件106d的一侧电性耦接至字符线110b。于另一实施例中，各相变化元件106电性耦接至字符线110，而各二极管108电性 耦接至位线112。以相变化存储单元10 为例，相变化元件106a的一侧电性耦接至字符线 110a，另一侧电性耦接至二极管108a的一侧，且二极管108a的另一侧电性耦接位1112a。于一实施例中，各相变化元件106均包括相变化材料，且相变化材料可由本发明 所述的各种材料所组成。一般来说，包括一种以上(含本数)选自周期表第六族元素的硫 属合金即是一种可使用的材料。于一实施例中，相变化材料由硫属化物材料所组成，如锗锑 碲、锑碲、锗碲或银铟锑碲。于另一实施例中，相变化材料可不含硫属元素，且可以是锗锑、 镓锑、铟锑或锗镓铟锑。于其它实施例中，相变化材料可以由包含一种以上下列元素的材料 所组成锗、锑、碲、镓、砷、铟、硒及硫。当温度改变时，各相变化元件106均可由非晶态变化至结晶态，或由结晶态变化 至非晶态。在相变化元件106的相变化材料中，结晶材料与非晶材料的多少可定义两个或 两个以上的态，以在存储装置100中储存资料。由于在非晶态时，相变化材料的电阻率远大 于结晶态，因此，若相变化元件存在两个或两个以上的态，则其电阻也会不同。于一实施例 中，前述两个或两个以上的态所指的是两个态，且使用的是二元系统，其中两个态的位值为 0与1。于另一实施例中，前述两个或两个以上的态所指的是三个态，且使用的是三元系统，其中三个态的位值为0、1、2。于另一实施例中，前述两个或两个以上的态所指的是四个态， 且以多位值来表示，如00、01、10、11。于其它实施例中，前述两个或两个以上的态可为相变 化元件内，相变化材料任何适合数目的态。控制器120包括微处理器、微控制器或其它适合用以控制存储装置100操作的逻 辑电路。控制器120可控制存储装置100的读写操作，包括通过写入电路124与感测电路126 施加控制及资料信号至存储阵列102。于一实施例中，写入电路124通过信号路径125及位 线112提供电压脉冲至存储单元104，以进行存储单元的程序化。于其它实施例中，写入电路 124通过信号路径125及位线112提供电流脉冲至存储单元104，以进行存储单元的程序化。感测电路126可通过位线112及信号路径127读取存储单元104两个或两个以上 的态的任一种。于一实施例中，感测电路1 提供流经存储单元104之一的电流，以读取该 存储单元104的电阻。感测电路1 接着可读取穿越该存储单元104的电压。于另一实施 例中，感测电路1 提供穿越存储单元104之一的电压，并读取流经该存储单元104的电 流。于另一实施例中，写入电路1 提供穿越存储单元104之一的电压，而感测电路1 读 取流经该存储单元104的电流。于另一实施例中，写入电路IM提供流经存储单元104之 一的电流，而感测电路126读取穿越该存储单元104的电压。于一实施例中，在相变化存储单元10 的设置操作过程中，由写入电路124弓丨发 一个或一个以上的设置电流或电压脉冲，并将此设置电流或电压脉冲通过位线11 传送 至相变化元件106a，进而对相变化元件106a进行加热，使其温度上升至结晶温度以上(但 通常低于其熔解温度)。由此，在设置操作过程中，可使相变化元件106a进入结晶态或部份 结晶且部分非晶的状态。于相变化存储单元10 的重置操作过程中，由写入电路1 选择性引发一个重置 电流或电压脉冲，并将的通过位线112a传送至相变化元件106a。此重置电流或电压可迅速 将相变化元件106a的温度提高至其熔解温度以上。之后，中止该电流或电压脉冲，而让相 变化元件106a快速冷却至非晶态或部份非晶且部分结晶的状态。相变化存储单元104b_104d和其它存储阵列102内的相变化存储单元104可利用 类似的电流或电压脉冲，并以类似于相变化存储单元10 所采用的方法进行设置与重置。 于其它实施例(如其它类型的电阻式存储单元)中，写入电路IM可提供适合的程序化脉 冲，以将电阻式存储单元104程序化至特定状态。图3A与图:3B分别为一实施例中存储阵列200的上视图与剖面图。于一实施例中， 存储阵列200提供前述图2中的存储阵列102。存储阵列200包括P型基材202或P型阱、 浅沟渠隔离(STI) 204、N-或N+字符线206、P-区域208、P+区域210、硅化物层213、接点 212、下电极216、相变化元件220、上电极221、位线222及介电材料214、215、218。N+字符 线206与P-区域208形成垂直二极管。于另一实施例中，存储阵列200包括P型基材202、 N型基材或N型阱202、P-或P+字符线206、N-区域208及N+区域210，而使二极管的极性 正好相反。STI 204形成于P型基材202内，且包括二氧化硅、硅氧化物(SiOx)、氮化硅、氟硅 玻璃(FSG)、硼磷硅玻璃(BPSG)、硼硅玻璃(BSG)或其它适合的介电材料。字符线206包括 利用离子布植法形成于P型基材202内且介于STI 204之间的N+区域，且字符线206的上 部与P-基材的下部接触。各P-区域208也是利用离子布植法形成于P型基材202内且介于STI 204之间，且各P-区域208的上部与P+区域210的下部接触。各P+区域210也是 利用离子布植法形成于P型基材202内且介于STI 204之间，且各P+区域210的上部与硅 化物层213的下部接触。各硅化物层213包括硅化钴、硅化钛、硅化镍、硅化钼镍、硅化钽或 其它适合的硅化物，且硅化物层213的上部与接点212的下部接触。各接点212包括钨、 铜、铝或其它适合的接点材料。介电材料214侧向环绕接点212，介电材料215则侧向环绕 相变化元件220与上电极221，且介电材料214、215包括二氧化硅、硅氧化物、氮化硅、FSG、 BPSG、BSG或其它适合的介电材料。各接点212的上部与下电极216的下部接触，各下电极216包括氮化钛、氮化钽、 钨、铝、钛、钽、氮化硅钛、氮化硅钽、氮化铝钛、氮化铝钽、铜、氮化钨、碳或其它适合的电极 材料。介电材料218侧向环绕下电极216，且介电材料218包括氮化硅、二氧化硅、氮氧化硅 或其它适合的介电材料。各下电极216的上部与相变化元件220的下部接触。于一实施例 中，相变化元件220的剖面宽度大于下电极216，各相变化元件220提供一个或多个资料位 的储存位置，且各相变化元件220的主动或相变化区域是位于下电极216与相变化元件220 的界面。各相变化元件220的上部与上电极221的下部接触，且上电极221包括氮化钛、氮 化钽、钨、铝、钛、钽、氮化硅钛、氮化硅钽、氮化铝钛、铜、氮化钨、碳或其它适合的电极材料。于本实施例中，下电极216、相变化元件220、上电极221排列成蕈状单元组态。于 其它实施例中，下电极216、相变化元件220、上电极221可排列成其它适合的组态，如多孔 状单元组态。上电极221上部与位线222的下部接触，各位线222包括钨、铜、铝或其它适 合的材料。于一实施例中，位线222与N+字符线206垂直。流经存储阵列200各存储单元的电流路径由位线222开始，经过上电极221与相 变化元件220，并流至下电极216。由下电极216开始，电流再流经接点212、硅化物层213、 P+区域210，并流至由P-区域208与N+字符线206所组成的二极管。相变化元件220与 下电极216之间界面的剖面宽度定义了流经此界面的电流密度，并定义了程序化各存储单 元所需的能量。若可将界面的剖面宽度缩小，则局部电流密度将可增加，并可进而降低程序 化各存储单元所需的能量。于各存储单元的操作过程中，电流或电压脉冲施加至位线222与字符线206之间 以程序化存储单元。于存储单元的设置操作过程中，由写入电路1 选择性引发一个或一 个以上的设置电流或电压脉冲，并将此设置电流或电压脉冲通过位线222传送至上电极 221。而设置电流或电压脉冲会由上电极221开始，流经相变化元件220，进而对相变化材料 加热，使温度高于其结晶温度以上(但通常低于其熔解温度)。由此，在设置操作过程中，可 使相变化材料进入结晶态或部份结晶且部分非晶的状态。于存储单元的重置操作过程中，由写入电路124选择性引发一个重置电流或电压 脉冲，并将的通过位线222传送至上电极221。而设置电流或电压脉冲会由上电极221开 始，流经相变化元件220。此重置电流或电压可迅速将相变化材料的温度提高至其熔解温度 以上。于该电流或电压脉冲中止后，相变化材料会快速冷却至非晶态或部份非晶且部分结 晶的状态。后文配合图4A-图IOC说明制造存储阵列的实施例，如前述图3A与图的存储 阵列200。图4A与图4B分别为一实施例中基材20 的上视图与剖面图，其中该基材20 具有隔离区域204。于一实施例中，可使用P型硅基材。于其它实施例中，则可使用其它适合 的基材。之后对基材进行蚀刻以形成开口，并得到基材202a。于一实施例中，开口为基材上 成列或成行延伸的沟渠。之后，将介电材料沉积于蚀刻后的基材上与开口内，如二氧化硅、 硅氧化物、氮化硅、FSG、BPSG、BSG或其它适合的介电材料等均为此处可使用，而沉积的方法 可以是化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDP-CVD)、原子层沉积(ALD)、 金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、喷射气相沉积(JVD)或其它适合的 沉积工艺。之后将介电材料平面化以暴露出基材20 而提供STI或隔离区域204，其中，可 使用化学机械研磨(CMP)或其它适合的平面化工艺来对介电材料进行平面化。图5A与图5B分别为一实施例中基材202的上视图与剖面图，其中该基材202具 有隔离区域204、N+字符线206及N-区域22如。于一实施例中，可将保护氧化物层(图未 示)沉积至基材20 及隔离区域204上，且该氧化物可以是二氧化硅。由保护氧化物层的 沉积，基材20 由砷、磷或其它适合的布植材料所布植，进而提供N+字符线206、位于N+字 符线206上的N-区域22 、基材202。图6A与图6B分别为一实施例中基材202的上视图与剖面图，其中该基材202具有 隔离区域204、N+字符线206、N-区域22 以及介电材料214。介电材料沉积于基材202上， 形成介电材料层，其中，可使用的介电材料包括二氧化硅、硅氧化物、氮化硅、FSG、BPSG、BSG 或其它适合的介电材料，而可使用的沉积方法包括CVD、HDP-CVD, ALD、MOCVD, PVD、JVDj^ 涂或其它适合的沉积工艺。之后，再蚀刻介电材料层，以产生开口 226，进而暴露部分N-区 域22 ，并提供介电材料214。于一实施例中，开口 2 为圆柱状开口。图7A与图7B分别为一实施例中基材202的上视图与剖面图，其中该基材202具 有隔离区域204、N+字符线206、N-区域22^、P-区域208、P+区域210、硅化物层213以及 介电材料214。于一实施例中，可将保护氧化物层(图未示)沉积至N-区域22 的暴露部 分上，且该氧化物可以是二氧化硅。由保护氧化物层的沉积，N-区域22 的暴露部分由硼 或其它适合的布植材料所布植，进而提供P-区域208以及位于P-区域208之上的P+区域 210。N+字符线206与P-区域208共同形成垂直二极管。之后并将保护氧化物层移除。硅化物层213形成于P+区域210上，于一实施例中，硅化物层213的形成方式是 将如钴、镍或钼镍等适合的金属与P+区域210接触，并进行退火处理，再将未反应的金属移 除以得到硅化物层213。于其它实施例中，硅化物层213是使用将来形成接点212的金属来 制得，于此种实施例中，未反应的金属并不需要被移除。图8A与图8B-8D分别为一实施例中基材202的上视图与剖面图，其中该基材202 具有隔离区域204、N+字符线206、N-区域224、P_区域208、P+区域210、硅化物层213、介 电材料214及接点212。接点材料沉积至P+区域210与介电材料214的暴露部分上以形成 接点材料层，其中可使用的接点材料包括钨、铜、铝或其它适合的接点材料。接点材料层的 沉积方法可以是CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它适合的沉积工艺。之后将接点 材料层平面化，以暴露介电材料214并提供接点212。接点材料层可平面化方法可以是CMP 或其它适合的平面化工艺。之后进行其它适合的工艺以制造存储阵列200的下电极216、相 变化元件220、上电极221、位线222，而这些工艺可参考图3A、图以及相关描述得知。图9为另一实施例中基材202的剖面图，该基材202具有隔离区域204、N+字符线 206、P-区域208、P+区域211、硅化物层213、介电材料214以及接点212。于本实施例中，并不采用如图7A、图7B所示利用离子布植法来形成P+区域210，反而是以P+区域211来 取代P+区域210。于一实施例中，P+区域211的制造方法是在布植N-区域22 与提供 P-区域208后，再沉积P+半导体材料至开口 2 中。于另一实施例中，P+区域211的制造 方法则是在布植N-区域22 与提供P-区域208后，再于开口 2 中使用选择性外延。图IOA与图10B-10C分别为另一实施例中基材202的上视图与剖面图，其中该基 材202具有隔离区域204及225、N+字符线206、P-区域208、P+区域210、硅化物层213、 介电材料214及接点212。于本实施例中，N-区域224为隔离区域225所取代。隔离区域 225可包括二氧化硅、硅氧化物、氮化硅、FSG、BPSG、BSG或其它适合的介电材料。隔离区域 225的制造方式是进行蚀刻以在基材20 内形成沟渠，前述沟渠与图4A、图4B所述为了形 成隔离区域204而蚀刻所得的沟渠相互垂直，且用以制造隔离区域225的沟渠深度小于用 以制造隔离区域204的沟渠深度。图IlA与图IlB分别为另一实施例的存储阵列300的上视图与剖面图。于一实施 例中，存储阵列300提供前述图2中的存储阵列102。存储阵列300包括P-基材302、STI 304、N型阱306,P型阱308,N+区域310,P+区域312、硅化物层313、接点314与315、下电 极320、相变化元件324、上电极326、位线3 及介电材料316、317、318。P+区域312与N 型阱306形成垂直二极管。于另一实施例中，存储阵列300包括N-基材302、P型阱306、N 型阱308、P+区域310、N+区域312，而使二极管的极性正好相反。STI 304形成于P-基材302内，且包括二氧化硅、硅氧化物、氮化硅、FSG、BPSG、BSG 或其它适合的介电材料。提供字符线的N型阱306是利用离子布植法形成于P-基材302 内且介于STI 304之间。各N+区域310利用离子布植法而形成于对应的N型阱306内，且 各P+区域312亦是利用离子布植法而形成于对应的N型阱306内。各P+区域312上部与 硅化物层313的下部接触，且各硅化物层313包括硅化钴、硅化钛、硅化镍、硅化钼镍、硅化 钽或其它适合的硅化物。硅化物层313的上部与接点214的下部接触，且各接点212包括 钨、铜、铝或其它适合的接点材料。介电材料316侧向环绕接点314、315，介电材料317侧向 环绕相变化元件3M与上电极326，且介电材料316、317包括二氧化硅、硅氧化物、氮化硅、 FSG、BPSG、BSG或其它适合的介电材料。各接点314的上部与下电极320的下部接触，各下电极216包括氮化钛、氮化钽、 钨、铝、钛、钽、氮化硅钛、氮化硅钽、氮化铝钛、氮化铝钽、铜、氮化钨、碳或其它适合的电极 材料。介电材料318侧向环绕下电极320，且介电材料218包括氮化硅、二氧化硅、氮氧化硅 或其它适合的介电材料。各下电极320的上部与相变化元件324的下部接触。于一实施例 中，相变化元件324的剖面宽度大于下电极320，各相变化元件3M提供一个或多个资料位 的储存位置，且各相变化元件3M的主动或相变化区域是位于下电极320与相变化元件3M 的界面。各相变化元件324的上部与上电极326的下部接触，且上电极3 包括氮化钛、氮 化钽、钨、铝、钛、钽、氮化硅钛、氮化硅钽、氮化铝钛、铜、氮化钨、碳或其它适合的电极材料。于本实施例中，下电极320、相变化元件324、上电极3 排列成蕈状单元组态。于 其它实施例中，下电极320、相变化元件324、上电极3 可排列成其它适合的组态，如孔状 单元组态。上电极3 上部与位线328的下部接触，各位线3 包括钨、铜、铝或其它适合 的材料。于一实施例中，位线328与N型阱306垂直。各接点315与N型阱306接触。且 接点315可降低N型阱306字符线的电阻。
流经存储阵列300各存储单元的电流路径由位线3 开始，经过上电极3 与相 变化元件324，并流至下电极320。由下电极320开始，电流再流经接点314、硅化物层313， 并流至由P+区域312与N型阱306所组成的二极管。位于相变化元件324与下电极320 之间界面的剖面宽度定义了流经此界面的电流密度，并定义了程序化各存储单元所需的能 量。若可将界面的剖面宽度缩小，则电流密度将可增加，并可进而降低程序化各存储单元所 需的能量。存储阵列300存储单元的程序化方式与图3A、图;3B所描述的存储阵列200存储 单元的程序化方式类似。图12A-图14C为制造存储阵列的实施例，此处的存储阵列可以是图IlA-图IlB 所述的存储阵列300。于其它实施例中，存储阵列的二极管是与周边硅互补式金属氧化半导 体(CM0Q逻辑装置同时于前段工艺制造，因此，二极管与CMOS逻辑装置位于同一水平。图12A与图12B分别为一实施例中基材30 的上视图与剖面图，其中该基材30 具有隔离区域304。于一实施例中，可使用P型硅基材。于其它实施例中，则可使用其它适 合的基材。之后对基材进行蚀刻以形成开口，并得到基材302a。于一实施例中，开口为基材 上成列或成行延伸的垂直沟渠。之后，将介电材料沉积于蚀刻后的基材上与开口内，如二氧 化硅、硅氧化物、氮化硅、FSG、BPSG、BSG或其它适合的介电材料等均为此处可使用者，而沉 积的方法可以是CVD、HDP-CVD, ALD、MOCVD, PVD、JVD或其它适合的沉积工艺。之后将介电 材料平面化以暴露出基材30 而提供STI或隔离区域304，其中，可使用CMP或其它适合的 平面化工艺来对介电材料进行平面化。图13A与图13B-图13C分别为一实施例中基材302的上视图与剖面图，其中该 基材302具有隔离区域304、N型阱306a及P型阱308。于一实施例中，可将保护氧化物层 (图未示)沉积至基材30 及隔离区域304上，且该氧化物可以是二氧化硅。由保护氧化 物层的沉积，基材30 由砷、磷或其它适合的布植材料所布植，进而提供N型阱306a ；基材 30 亦可由硼或其它适合的布植材料所布植，进而提供P型阱308。于一实施例中，可选择 性掺杂N型阱306a以提供N+调整。图14A与图14B-14C分别为一实施例中基材302的上视图与剖面图，其中该基材 302具有隔离区域304、N型阱306、P型阱308、N+区域310、P+区域312。区域328内的各 N型阱306以砷、磷或其它适合的布植材料所布植，进而提供N+区域310 ；N型阱306亦可由 硼或其它适合的布植材料所布植，进而提供P+区域312。P+区域312与N型阱306共同形 成垂直二极管。之后可再进行其它适合的工艺，以制造硅化物层313、接点314与315、下电 极320、相变化元件324、上电极326、存储阵列300的位线328，而此部分可配合参考图11A、 图IlB得知。前述各实施例可提供具有二极管选择性的可变电阻或可变电阻率存储单元阵列， 此些二极管利用离子布植法制造于基材内。二极管耦接至接触栓塞并与其对准，而接触栓 塞可将二极管耦接至电阻式存储元件。与其它利用不同工艺制造的二极管相比，此些二极 管可使存储阵列具有较高的密度。此外，与逻辑工艺相比，此处所述的二极管制造方法并不 需要额外的光刻屏蔽，故可降低制造成本。尽管某些实施例中是以相变化存储元件为例，应再次强调该些实施例也可应用于 任一种适合的可变电阻或可变电阻率存储元件。虽然本发明是已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式是已于先前描述中所建议，且其它替换方式及修改样式将为熟习 此项技术的人士所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发 明实质上相同结果的，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式是 意欲落在本发明于随附的权利要求范围及其均等物所界定的范畴之中。
权利要求
1.一种集成电路，包括 一基材，包含隔离区域；一第一导线，形成于该基材内，且介于隔离区域之间；一垂直二极管，形成于该基材内；一接点，与该垂直二极管耦接；以及一存储元件，与该接点耦接，其中，该第一导线作为该垂直二极管的一部分。
2.如权利要求1所述的集成电路，还包括互补式金属氧化半导体逻辑装置，形成于该基材内，且与该垂直二极管位于同一水平。
3.如权利要求1所述的集成电路，其中该第一导线包括一N+字符线。
4.如权利要求1所述的集成电路，其中该第一导线包括一N型阱。
5.如权利要求1所述的集成电路，其中该垂直二极管与该接点自对准。
6.如权利要求1所述的集成电路，其中该存储元件包括一可变电阻率材料元件。
7.一种系统，包括 一主机；以及一存储装置，与该主机耦接，并可与该主机相互通讯，该存储装置包括 一基材，包含隔离区域；一字符线，形成于该基材内，且介于隔离区域之间； 一垂直二极管，形成于该基材内； 一接点，与该垂直二极管耦接；以及 一存储元件，与该接点耦接， 其中，该字符线作为该垂直二极管的一部分。
8.如权利要求7所述的系统，其中该存储元件还包括掺杂半导体区域，将该垂直二极管与沿着该字符线的邻近垂直二极管电性隔离。
9.如权利要求7所述的系统，其中该存储元件还包括介电材料隔离区域，将该垂直二极管与沿着该字符线的邻近垂直二极管电性隔离。
10.如权利要求7所述的系统，其中该存储元件还包括 掺杂半导体阱，将该垂直二极管与邻近垂直二极管电性隔离。
11.如权利要求7所述的系统，其中该存储元件还包括 一写入电路，用以写入资料至该存储元件；一感测电路，用以自该存储元件读取资料；以及 一控制器，用以控制该写入电路及该感测电路。
12.—种存储器，包括 一基材，包含隔离区域；一离子布植字符线，形成于该基材内，且介于隔离区域之间； 一离子布植垂直二极管，形成于该基材内； 一接点，与该离子布植垂直二极管耦接；以及 一相变化存储元件，与该接点耦接，其中，该离子布植字符线作为该离子布植垂直二极管的一部分。
13.如权利要求12所述的存储器，其中该离子布植字符线包括一N+字符线。
14.如权利要求12所述的存储器，其中该离子布植字符线包括一N型阱。
15.如权利要求14所述的存储器，还包括P型阱，其中该离子布植字符线与邻近字符线 之间由该隔离区域与该P型阱所隔离。
16.如权利要求12所述的存储器，还包括一掺杂半导体区域，与该离子布植垂直二极管及该接点耦接。
17.—种制造一集成电路的方法，该方法包括 提供一基材，其包含隔离区域；布植该基材，以于隔离区域之间提供一第一极性浓掺杂字符线与一第一极性淡掺杂区 域，该第一极性淡掺杂区域与该第一极性浓掺杂字符线接触； 沉积一介电材料于该基材上；蚀刻该介电材料以形成开口，进而暴露出部分该第一极性淡掺杂区域； 布植该第一极性淡掺杂区域的暴露部分，以提供一与该第一极性浓掺杂字符线接触的 第二极性淡掺杂区域；提供一第二极性浓掺杂区域，其与该第二极性淡掺杂区域接触； 于该开口内沉积一接点材料；以及 制造一存储元件，其与该接点材料耦接。
18.如权利要求17所述的方法，其中提供该第二极性浓掺杂区域的步骤包括布植该第一极性淡掺杂区域的暴露部分，以提供与该第二极性淡掺杂区域接触的该第 二极性浓掺杂区域。
19.如权利要求17所述的方法，其中提供该第二极性浓掺杂区域的步骤包括 于该开口内沉积一第二极性浓掺杂材料，以提供与该第二极性淡掺杂区域接触的该第二极性浓掺杂区域。
20.如权利要求17所述的方法，其中提供该基材的步骤包括提供一 P-硅基材，该P-硅基材包括浅沟渠隔离区域； 布植该基材的步骤包括布植该基材以提供N+字符线与N-区域； 布植该第一极性淡掺杂区域的暴露部分的步骤包括布植该第一极性淡掺杂区域的暴 露部分以提供一 P-区域；以及提供该第二极性浓掺杂区域的步骤包括提供一 P+区域。
21.如权利要求17所述的方法，其中制造该存储元件的步骤包括制造一可变电阻率存 储元件。
22.一种制造一集成电路的方法，该方法包括提供一基材，其包括彼此垂直的第一隔离区域与第二隔离区域； 布植该基材，以提供一第一极性淡掺杂阱，该第一极性淡掺杂阱介于第二隔离区域之 间，且延伸穿越第一隔离区域；布植该第一极性淡掺杂阱，以于该第一隔离区域与该第二隔离区域之间提供一第一极 性浓掺杂区域与一第二极性浓掺杂区域，该第二极性浓掺杂区域是位于该第一极性浓掺杂 区域上；制造一接点，其与该第二极性浓掺杂区域耦接；以及制造一存储元件，其与该接点耦接。
23.如权利要求22所述的方法，还包括布植该基材，以于该第二隔离区域下提供第二极性淡掺杂阱。
24.如权利要求22所述的方法，其中提供该基材的步骤包括提供一 P-硅基材； 布植该基材的步骤包括布植该基材以提供一 N型阱；以及布植该基材以提供该N型阱的步骤包括布植该N型阱，以提供一 N+区域以及一位于该 N+区域上的P+区域。
25.如权利要求22所述的方法，其中制造该存储元件的步骤包括制造一可变电阻率存 储元件。
全文摘要
本发明揭露一种集成电路，其包括基材、第一导线与垂直二极管。其中，基材包括隔离区域，第一导线形成于基材内的隔离区域间，垂直二极管形成于基材内。集成电路包括耦接至垂直二极管的接点以及耦接至接点的存储元件，且第一导线可作为垂直二极管的一部分。
文档编号H01L21/8229GK102064183SQ200910149469
公开日2011年5月18日 申请日期2009年6月19日 优先权日2008年6月19日
发明者杨明, 毕平·拉詹德南, 汤玛斯·汉普, 龙翔澜 申请人:国际商用机器公司, 奇梦达股份公司, 旺宏电子股份有限公司