专利名称：与时间相关电介质击穿的并行测试电路的制作方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种与时间相关电介质击穿的并行测
试电路。
背景技术：
M0S晶体管中的栅氧化层是由硅衬底在高温下氧化形成的，这层Si0j莫是 一种具有1015Q cm左右的高电阻率的绝缘膜，当外加电场大于6mV/cm时，会产生 F-N(Flowler-Nordheim)型隧道电流。 随着超大规模集成电路的集成度不断提高，M0S集成电路随之向微细化的方向发 展，其栅氧化层也日益薄膜化，但较高的电场强度对栅氧化层的性能的影响就成为一个突 出的问题。栅氧抗电性能不好将导致MOS器件电参数不稳定，如阑值电压漂移、跨导下降 和漏电流增加等，甚至可引起栅氧化膜的击穿。 当前O. 25iim工艺的栅氧化层厚度为4 5nm，而如果到了 0. 13iim工艺时，栅氧
化层的厚度将仅为2 3nm。当电源电压为2. 2V时，二氧化硅膜上的电场就有可能大于
6mV/cm而产生击穿，从而必须考虑绝缘击穿对M0S氧化层质量的影响。 因此，栅氧化膜的击穿，包括与时间相关电介质击穿(TDDB
Time-D印endentDielectric Breakdown)禾口瞬时击穿(TZDB Time-Zero Dielectric
Breakdown)， 一直是超大规模集成电路可靠性研究领域关注的热点问题，也是限制集成度
提高的重要因素。 相比较而言，TDDB作为一种主要的薄栅氧化层(厚度小于20nm)质量评测方法在 企业与实验室中得到了更为广泛的应用。 TDDB测试属于一种加速测试，它通过实测击穿电量Q击穿时间tBD等大量数据 的统计分布来表征氧化膜的质量，并可通过它来预测栅氧化层的寿命。通常可采取在大于 7mV/cm的高电场下进行。根据实验时M0S上外加电场的方式，常用的TDDB寿命评价方法可 分为恒定电压法、恒定电流法、斜坡电压法和斜坡电流法。 由于TDDB参数及其失效分布很好地反映了栅氧化层的质量，这种方法被广泛应
用于集成电路制造业中。利用它可以区分不同的击穿类型和过程，从而找到引起击穿的因
素，也可以用来比较氧化物和氮化物等多种介质的质量以及评估器件工艺中各步骤对薄栅
氧化层质量的影响，还可以用来预测器件的寿命和EEPR0M的可擦写次数。 然而现有技术中，评价栅氧化膜TDDB可靠性的方法是，通常在直流电压或直流电
流下对多个样品时进行加速测试，所用的测试时间是每个测试样品发生击穿的失效时间的
总和，请参见图2，所用的测试时间T = Tl+T2+T3+T4+T5+T6，因此在对产品进行TDDB测试
所用的时间将会很长，进而影响了产品的测试效率，增加了相应的生产成本。
发明内容
本发明旨在解决现有技术中，在对M0S晶体管器件进行TDDB测试所用的时间过长所导致的生产效率，生产成本提高等技术问题。 有鉴于此，本发明提供一种与时间相关电介质击穿的并行测试电路，包括电源模 块、多个晶体管器件和多个电熔丝；其中所述多个MOS晶体管器件的栅极端分别通过所述 电熔丝连接于所述电源模块，且所述多个M0S晶体管器件的源极、漏极及背栅极均接地。
进一步的，所述电熔丝为电可编程电熔丝。
进一步的，所述电源模块为恒定电压模块。 利用本发明提供的TDDB并行测试电路可以大大縮短MOS晶体管器件的TDDB的检 测时间，大大提高MOS晶体管器件的检测效率，有效降低了生产成本。
图1所示为本发明一实施例提供的与时间相关电介质击穿的并行测试电路的示 意图； 图2所示为在进行时间相关电介质击穿的测试中各待测M0S晶体管器件失效的时 间。
具体实施例方式
为使本发明的技术特征更明显易懂，下面结合附图，给出具体实施例，对本发明做 进一步的描述。 请参见图l，其所示为本发明一实施例所提供的与时间相关电介质击穿(TDDB Time-D印endent Dielectric Breakdown)的测试电路，该电路包括 电源模块110、多个待测M0S晶体管器件120和多个电熔丝130，所述多个待测M0S 晶体管器件120的栅极121分别通过所述电熔丝130连接于所述电源模块110 ;且所述多 个待测M0S晶体管器件120的其余三端源极122、漏极123及背栅极124均接地。
在本实施例中，所述电源模块为恒定电压模块，在待测MOS晶体管器件120栅极 121上加恒定的电压，使器件处于积累状态或反型状态，经过一段时间后，氧化膜就会击穿， 这期间经历的时间就是在该条件下的寿命。 在本实施例中，所述电熔丝130为电可编程电熔丝(eFUSE electricallyprogra,ble fuse device)。当待测MOS晶体管器件120的栅极氧化层未 被击穿时，其产生的漏电流非常小，只有几个到几十nA的电流量，此时，在本实施例中，电 可编程电熔丝的阻值也很小，持续给待测MOS晶体管器件120施加恒定测试电压。
当待测M0S晶体管器件120的栅极氧化层被击穿时，其产生的漏电流变大，电流脉 冲达到几mA甚至更大的数值，此时，电可编程电熔丝将熔断而阻值变大，在本实施例中，电 可编程电熔丝的阻值达到10e9Q ，将此栅极氧化层被击穿的待测M0S晶体管器件与测试电 路隔离，停止对该击穿失效的M0S晶体管器件的测试。通过仪器可以观测到一个电流突然 增加然后又突然减少的脉冲信号，并且记录下此脉冲的时间，即为此器件的失效时间，参见 图2，如Tl， T2， T3， T4， T5， T6等为各电流脉冲对应的时间。同时继续对其他的M0S晶体管 器件进行测试，当最后一个待测M0S晶体管器件的栅极氧化层被击穿失效时，则停止TDDB 领lj试。 本发明提供的实施例所提供的与时间相关电介质击穿(TDDB)的并行测试电路可以同时对多个待测M0S晶体管器件进行测试，且其所用的测试时间仅为待测MOS晶体 管器件中所需击穿失效所用最长的时间，请参见图2，其测试时间T' =T6。而现有技术 中，进行TDDB测试所用的时间为所有待测MOS晶体管器件都失效所用的时间的总和T = Tl+T2+T3+T4+T5+T6。 由此可见，利用本发明实施例提供的TDDB的并行检测电路可以大大縮短MOS晶体 管器件的TDDB的检测时间，大大提高MOS晶体管器件的检测效率，有效降低了生产成本。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术 领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此 本发明的保护范围当视权利要求书所界定者为准。
权利要求
一种与时间相关电介质击穿的并行测试电路，其特征在于，包括电源模块、多个MOS晶体管器件和多个电熔丝；其中所述多个MOS晶体管器件的栅极端分别通过所述电熔丝连接于所述电源模块，且所述多个MOS晶体管器件的源极、漏极及背栅极均接地。
2. 根据权利要求1所述的与时间相关电介质击穿的并行测试电路，其特征在于，所述 电熔丝为电可编程电熔丝。
3. 根据权利要求1所述的与时间相关电介质击穿的并行测试电路，其特征在于，所述 电源模块为恒定电压模块。
全文摘要
本发明揭露了一种与时间相关电介质击穿(TDDB)的并行测试电路，包括电源模块、多个MOS晶体管器件和多个电熔丝；其中所述多个晶体管器件的栅极端分别通过所述电熔丝连接于所述电源模块，且所述多个晶体管器件的源极、漏极及背栅极三端均接地。利用本发明提供的TDDB并行测试电路可以大大缩短晶体管器件的TDDB的检测时间，大大提高晶体管器件的检测效率，有效降低了生产成本。
文档编号H01L21/66GK101702005SQ200910197809
公开日2010年5月5日 申请日期2009年10月28日 优先权日2009年10月28日
发明者高超 申请人:上海宏力半导体制造有限公司