专利名称：Nmos器件及其形成方法
技术领域：
本发明涉及半导体形成工艺，特别涉及一种NMOS器件及其形成方法。
背景技术：
集成电路尤其是超大规模集成电路中的主要器件是金属氧化物半导体(Metal Oxide Semiconductor，简称M0S)。集成电路自发明以来，其在性能和功能上的进步是突飞 猛进的，并且MOS器件的几何尺寸一直在不断缩小，目前其特征尺寸已经进入纳米尺度。在MOS器件按比例缩小的过程中，漏极电压并不随之减小，这就导致源极、漏极间 的沟道区电场的增大，在强电场作用下，电子在两次碰撞之间会加速到比热运动速度高出 许多倍的速度，因此动能很大，这些电子被称为热电子，所述热电子会向栅介质层注入，从 而引起热电子效应(hot electroneffect) 0该效应属于器件的小尺寸效应，所述效应会引 起栅电极电流和半导体衬底电流，影响器件和电路的可靠性。上述热电子效应是影响MOS器件寿命(TTF)的一个关键因素热电子效应越弱，器 件寿命越长；反之，热电子效应越明显，器件寿命越短。为了提高MOS器件寿命，需要抑制热 电子效应。对于NMOS器件，热电子效应尤为突出。因为NMOS的载流子是电子，而PMOS的 载流子是空穴，与空穴比较，电子更容易跃过半导体衬底与栅介质层之间的界面势垒，从而 使得电子更容易注入栅介质层，造成对栅介质层的伤害。专利号为ZL02106726. 0的中国专利中提供的一种具有口袋(pocket)掺杂结构 的NMOS器件，一定程度上抑制了热电子效应。所述结构如图1所示，包括提供半导体衬底 001，在所述半导体衬底001上注入硼离子，形成P型阱002和沟道区(图中未标示)；在所 述半导体衬底001表面上依次形成栅极介质层003和栅电极004，所述栅电极004两侧的半 导体衬底为源区和漏区；在所述源区和漏区内注入铟离子，以形成口袋区域005 ；继续在所 述源区和漏区内注入磷离子，形成轻掺杂区006 ；在栅介质层003和栅电极004的两侧形成 侧壁007 ；最后，对所述源区和漏区进行深掺杂，以形成源极008和漏极009。上述方案中，通过注入形成口袋区以以阻碍栅极下面沟道区的硼离子的分凝和扩 散，以进一步地抑制热电子效应。但是该技术方案中铟离子体积较大，注入时对衬底的损伤 较大。现有技术还公开一种抑制热电子效应的方法，通过对NMOS器件掺杂铟离子和硼 离子形成口袋结构进行改进，所述NMOS器件的饱和漏电流值的通常范围为0. 49mA/μ m 0. 59mA/μ m，对应的形成口袋结构的掺杂离子及剂量范围、形成轻掺杂区的掺杂离子及剂 量范围分别为铟离子剂量范围:3. 5E13 5E13/cm2 ；硼离子剂量范围:2E13 6E13/cm2 ； 磷离子剂量范围:3E14 5. 5E14/cm2。但是，上述工艺需要优化，以进一步提高器件寿命。
发明内容
本发明解决的问题是提供一种NMOS器件及其形成方法，以有效抑制热电子效应，提高器件的寿命。为解决上述问题，本发明提供了一种NMOS器件的形成方法，所述方法包括提供半导体衬底；在所述半导体衬底表面上依次形成栅极介质层和栅电极，其中，位于所述栅电极 两侧的半导体衬底分别为源区和漏区；在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域；其中，所述铟离子掺杂剂量为0. 5E13 2E13/cm2 ；所述硼离子掺杂剂量为 0.5E13 4E13/cm2。可选的，所述NMOS器件用于输入输出电路。可选的，所述匪OS器件的饱和漏电流为0. 49mA/ μ m 0. 59mA/ μ m。可选的，所述口袋区域形成中，铟离子的注入能量为50Kev 70Kev，硼离子的注 入能量为7Kev 15Kev。可选的，所述铟离子和硼离子的注入角度范围为与垂直于半导体衬底表面的法 线方向夹角0° 45°。可选的，所述铟离子和硼离子的注入角度为与垂直于半导体衬底表面的法线方 向夹角30°。可选的，所述NMOS形成方法还包括，在位于所述口袋区域上方的源区和漏区内注 入磷离子，形成轻掺杂区。可选的，所述轻掺杂区域形成中，磷离子的注入能量为IOKev 15Kev。可选的，所述栅极介质层为二氧化硅。本发明还提供一种由所述NMOS器件形成方法中的任一项所形成的NMOS器件。与现有技术相比，上述方案具有以下优点本技术方案通过优化形成口袋结构 和轻掺杂区的掺杂离子剂量范围，分别对掺杂离子的剂量范围进行调整，从现有技术的 铟离子剂量范围:3. 5E13 5E13/cm2、硼离子剂量范围:2E13 6E13/cm2、磷离子剂量范 围:3E14 5. 5E14/cm2降低到铟离子剂量范围0. 5E13 2E13/cm2 ；硼离子剂量范围
0.5E13 4E13/cm2 ；磷离子剂量范围1E14 2. 5E14/cm2。所述发明方法可以抑制热电子 效应，提高NMOS器件的寿命，与现有的掺杂剂量范围比较，所形成的NMOS器件寿命提高了
1.4 2. 5 倍。
图1是现有技术中具有口袋结构的NMOS器件示意图；图2是本发明NMOS器件形成方法流程示意图；图3至图8是本发明一个实施例的NMOS器件形成方法的剖面结构示意图；图9和图10为本发明一个实施例与现有技术所得的NMOS器件性能比较示意图。
具体实施例方式发明人发现，在现有制作工艺中，特别对输入输出(I/O)电路中的匪OS器件来 说，热电子效应明显。原因是，较核心电路区的薄栅介质层，输入输出电路中的厚栅介质 层更容易受到热电子的伤害，因为热电子在穿越薄栅介质层时一般为直接隧穿(directtunneling)，而直接隧穿不会造成栅介质层的电性变化，热电子效应对器件的影响不大。而 热电子在穿越厚栅介质层时，会被栅介质层所陷阱，造成栅介质层的电性变化，从而损害厚 栅介质层的NMOS器件，影响输入输出(I/O)电路中的器件性能。现有的形成输入输出(I/O)电路中的NMOS器件的口袋结构和轻掺杂区的掺杂离 子剂量范围过大，有必要进行优化，以进一步提高器件寿命。实验证明，通过降低三种离子 铟、磷和硼的掺杂剂量到一定的优化范围，可以更好地抑制热电子效应，进而提高器件寿 命。本发明方法通过优化离子掺杂剂量范围，显著抑制热电子效应，提高了 NMOS器件
寿命ο为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不 同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类 似推广。因此本发明不受下面公开的具体实施的限制。本发明提供的方法不仅适用于NMOS器件，也适用于集成的NMOS器件电路，特别适 合输入输出电路。图2是本发明一个实施例的NMOS器件的形成方法流程示意图，如图2所示，包括执行步骤S101，提供半导体衬底；执行步骤S102，在所述半导体衬底内注入硼离子，形成P型阱和沟道区；执行步骤S103，在所述半导体衬底表面上依次形成栅极介质层和栅电极，其中，位 于所述栅电极两侧的半导体衬底分别为源区和漏区；执行步骤S104，在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域；执行步骤S105，在位于所述口袋区域上方的源区和漏区内注入磷离子，形成轻掺 杂区；执行步骤S106，在栅介质层和栅电极两侧形成侧墙；执行步骤S107，对所述源区和漏区进行深掺杂，形成源极和漏极。其中，本发明技术方案中的NMOS器件为用于输入输出电路的NMOS器件，所述NMOS 器件的饱和漏电流的范围为0. 49mA/ μ m 0. 59mA/ μ m。图3至图8为本发明的一个实施例的NMOS器件形成方法的剖面结构示意图，下面 结合附图进行详细说明。继续参考图2，执行步骤S101，如图3所示，提供半导体衬底101。其中，所述半导 体衬底101中形成有隔离沟槽，并用氧化硅之类的绝缘材料对隔离沟槽进行填充。用化学 机械抛光(CMP)等方法淀积在硅半导体衬底101表面上的多余的绝缘材料，以形成隔离沟 槽结构102。也可以采用半导体衬底101的局部氧化方法(LOCOS)代替隔离沟槽结构102，同样 可以起到隔离的作用。所述半导体衬底101可以是硅或硅锗，也可以是绝缘体上硅(SOI)，或者还可以包 括其它的材料，例如砷化镓等III-V族化合物。执行步骤S102，在所述半导体衬底101内注入硼离子，形成P型阱和沟道区。继续参考图3，在300Kev的加速能量和大约3. OX 1013/Cm2的剂量下，硼离子被注入到半导体 衬底101中，从而形成P型阱103 ；接着，在30Kev的加速能量和大约5. OX IO1Vcm2的剂量 下，注入硼离子在沟道区(图中未标示)，以调节阈值电压。执行步骤S103，在所述半导体衬底表面上依次形成栅极介质层和栅电极，其中，位 于所述栅电极两侧的半导体衬底分别为源区和漏区。具体的过程为如图4所示，首先，在所述半导体衬底101的表面上形成栅极介质 层104，所述栅极介质层104为二氧化硅，厚度为数十至几百埃，其沉积方法可以为常规真 空镀膜技术，例如炉管热氧化，原子层沉积(ALD)、化学汽相淀积(CVD)、等离子体增强型化 学气相淀积(PECVD)工艺，本实施例采用炉管热氧化工艺。 然后，在栅极介质层104上制作栅电极层105，所述栅电极层105为是多晶硅，所述 栅电极层105的厚度介于数百至几千埃，其形成方法为低压化学气相淀积(LPCVD)。最后，利用抗蚀剂掩膜，对栅极介质层104和栅电极层105进行图形化，以形成栅 极介质层104和栅电极105。至此，形成的NMOS器件结构如图4所示。栅电极105形成之后，位于所述栅电极105两侧的半导体衬底部分，分别为源区和 漏区。执行步骤S104，在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域。具体包括，如图5所示，利用栅电极105作为掩膜，在50Kev 70Kev的加速能量 和大约0. 5E13 2E13/cm2的剂量下，在所述源区和漏区内注入铟离子，以形成铟掺杂的口 袋区域106 ；然后，继续利用栅电极105作为掩膜，在7Kev 15Kev的加速能量下和大约 0. 5E13 4E13/cm2的剂量下，在所述源区和漏区内注入硼离子，以形成硼掺杂的口袋区域 107。至此，形成具有两种离子，铟离子和硼离子掺杂的口袋区域。所述注入铟离子和硼离子的角度范围为与垂直于半导体衬底表面的法线方向夹 角0° -45°，优选为30°的方向。由于注入角度可以为倾斜，因此形成口袋区域可能向栅极介质层104下的延伸部 分，图5中口袋区域与栅极介质层104齐平仅为示意说明。一般口袋区域位于所述轻掺杂 区域的外围，即包围所述轻掺杂区域。本实施例采用的铟离子剂量为1. 5E13/cm2,硼离子剂量为2. 0E13/cm2,磷离子的 剂量 2. 0E13/cm2。执行步骤S105，在位于所述口袋区域上方的源区和漏区内注入磷离子，形成轻掺 杂区。具体包括如图6所示，利用栅电极105和栅介质层104作为掩膜，在IOKev 15Kev的加速能量和大约1E14 2. 5E14/cm2的剂量下，在所述源区和漏区内注入磷离子， 以形成磷掺杂的口袋区域108，其注入深度为数十至几百埃。作为一个实施例，选取的磷离子的注入剂量为2. 0E14/cm2。最后，所述轻掺杂区域108形成后，对所述半导体衬底101进行热处理，使轻掺杂 区域的磷离子发生纵向与横向的扩散，使其部分扩散至栅电极105下方的半导体衬底101 内，形成轻掺杂源极和轻掺杂漏极。执行步骤S106，在栅介质层和栅电极两侧形成侧墙。如图7所示，淀积氧化硅以覆 盖栅电极105和半导体衬底101。
具体包括在所述半导体衬底101上形成氧化硅层(未示出)，本实施例为氧化硅 材料，形成方式可以为低压化学气相淀积(LPCVD)，厚度高于所述栅电极105的高度，所述 介质层也可选用氧化层-氮化硅-氧化层(ONO)结构。对所述介质层进行回刻(etch back) 工艺，在所述栅电极105两侧形成侧墙109。所述侧墙的作用为保护栅电极105。执行步骤S107，对所述源区和漏区进行深掺杂，形成源极和漏极。具体包括如图8所示，在所述半导体衬底101表面，以栅电极为掩膜，对源区和漏 区进行离子注入，形成源极111和漏极112。本发明实施例中注入离子类型为η型，如磷、 砷、锑。所述源极、漏极注入的离子剂量为IOw 1015/cm2数量级，注入离子能量为10至 lOOKev。基于上述NMOS器件的形成方法，形成了本发明的NMOS器件，包括半导体衬底； 依次形成于所述半导体衬底上的栅极介质层和栅电极；分别形成于所述栅电极两侧半导体 衬底内的源极和漏极；形成于所述栅电极两侧的侧墙，；形成于所述源区和漏区内的轻掺杂 区域，掺杂离子为磷离子；位于所述轻掺杂区域下的口袋区域，所述口袋区域通过依次掺杂 铟离子、硼离子而形成。其中，磷离子掺杂的剂量为1E14 2. 5E14/cm2，铟离子掺杂的剂量 为0. 5E13 2E13/cm2，硼离子掺杂的剂量为0. 5E13 4E13/cm2。本技术方案通过优化掺杂离子剂量的范围，分别对掺杂离子的剂量范围进行调 整，从现有技术的铟离子:3. 5E13 5E13/cm2 ；硼离子:2E13 6E13/cm2 ；磷离子:3E14 5. 5E14/cm2 降低到铟离子0. 5E13 2E13/cm2 ；硼离子0. 5E13 4E13/cm2 ；磷离子 1E14 2. 5E14/cm2。所述发明方法可以抑制热电子效应，提高NMOS器件的寿命，与现有的 掺杂剂量范围比较，所形成的NMOS器件寿命提高了 1. 4 2. 5倍。以下以实验数据为例，对本发明技术方案进行进一步地说明。选取三种不同掺杂剂量所形成的NMOS器件，测量对应的饱和漏电流值(Idsat)和 衬底电流与漏电流的比值(Isub/Id)，并对上述数据进行相关数学拟合，获得如图9与图10 所示的对应关系示意图，所述三种掺杂剂量为1.铟离子剂量5E13/cm2，磷离子剂量5E14/cm2，表示现有技术的掺杂剂量区间， 示意图中用圆形表示；2.铟离子剂量3. 5E13/cm2,磷离子剂量5E14/cm2，表示现有技术的掺杂剂量区 间，示意图中用方形表示；3.铟离子剂量2E13/cm2，磷离子剂量2.5E14/cm2，表示本发明方法的掺杂剂量 区间，示意图中用三角形表示。具体的，图9中横坐标表示为硼离子掺杂剂量，对应的纵坐标表示为饱和漏电流； 图10中横坐标表示为硼离子掺杂剂量，对应的纵坐标表示为衬底电流与漏电流的比值。其中，衬底电流与漏电流的比值(Isub/Id)作为衡量器件寿命(TTF)的参数，两者 之间的关系成反比对应关系，表示如下TTF A*( I sub/Id)-3继续参考图9和图10，首先，选取同一饱和漏电流值，可获得对应的三种掺杂剂 量，包括硼离子的剂量；然后，比较对应所形成NMOS器件的Isub/Id的值，即比较所述器件 的器件寿命；最后，可以发现，本发明所在的掺杂剂量区间所获得NMOS器件的Isub/Id均低 于现有技术的掺杂剂量区间所获得的NMOS器件的Isub/Id，即本发明所在的掺杂剂量区间所获得NMOS器件寿命均高于现有技术的掺杂剂量区间所获得的NMOS器件寿命。作为一个实施例，选取饱和漏电流值为0. 52mA/ μ m,掺杂剂量与对应的Isub/Id 值分别为a.铟离子剂量5E13/cm2，磷离子剂量5E14/cm2，硼离子剂量2. 8E13/cm2，Isub/ Id 2. 7E-3 ；b.铟离子剂量:3. 5E13/cm2，磷离子剂量:5E14/cm2，硼离子剂量3. 7E13/cm2， Isub/Id :2.5E-3 ；c.铟离子剂量5E13/cm2，磷离子剂量5E14/cm2，硼离子剂量2. 5E13/cm2，Isub/ Id 2. 4E-3。综上可知，本发明所在的掺杂剂量c所获得NMOS器件的Isub/Id为2. 4E_3，均低 于现有技术的掺杂剂量区间所获得的NMOS器件的Isub/Id(2. 7E-3、2. 5E-3)，即本发明所 在的掺杂剂量区间所获得NMOS器件寿命均高于现有技术的掺杂剂量区间所获得的NMOS器 件寿命。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发 明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明 的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案 的保护范围。
权利要求
1.一种NMOS器件的形成方法，所述方法包括提供半导体衬底；在所述半导体衬底表面上依次形成栅极介质层和栅电极，位于所述栅电极两侧的半导 体衬底分别为源区和漏区；在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域；其特征在于，所述铟离子掺杂剂量为0. 5E13 2E13/cm2 ；所述硼离子掺杂剂量为 0.5E13 4E13/cm2。
2.根据权利要求1所述的NMOS器件的形成方法，其特征在于，所述NMOS器件用于输入 输出电路中。
3.根据权利要求2所述的NMOS器件的形成方法，其特征在于，所述NMOS器件的饱和漏 电流为 0. 49mA/ μ m 0. 59mA/ μ m。
4.根据权利要求1所述的NMOS器件的形成方法，其特征在于，所述口袋区域形成中，铟 离子的注入能量为50Kev 70Kev，硼离子的注入能量为7Kev 15Kev。
5.根据权利要求1所述的NMOS器件的形成方法，其特征在于，所述铟离子和硼离子的 注入角度范围为与垂直于半导体衬底表面的法线方向夹角0° 45°。
6.根据权利要求5所述的NMOS器件的形成方法，其特征在于，所述铟离子和硼离子的 注入角度为与垂直于半导体衬底表面的法线方向夹角30°。
7.根据权利要求1所述的NMOS器件的形成方法，还包括在位于所述口袋区域上方的源 区和漏区内注入磷离子，形成轻掺杂区。
8.根据权利要求7所述的NMOS器件的形成方法，其特征在于，所述轻掺杂区域形成中， 磷离子的注入能量为IOKev 15Kev。
9.根据权利要求1所述的NMOS器件的形成方法，其特征在于，所述栅极介质层为二氧 化硅。
10.一种如权利要求1至9中任一项所形成的NMOS器件。
全文摘要
一种NMOS器件的形成方法，所述方法包括提供半导体衬底；在所述半导体衬底表面上依次形成栅极介质层和栅电极，其中，位于所述栅电极两侧的半导体衬底分别为源区和漏区；在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域；在位于所述口袋区域上方的源区和漏区内注入磷离子，形成轻掺杂区；其中，所述铟离子掺杂剂量为0.5E13～2E13/cm2；所述磷离子掺杂剂量1E14～2.5E14/cm2；所述硼离子掺杂剂量为0.5E13～4E13/cm2。本发明还提供一种由所述NMOS器件形成方法所形成的NMOS器件。
文档编号H01L21/336GK102097320SQ20091020119
公开日2011年6月15日 申请日期2009年12月15日 优先权日2009年12月15日
发明者吴永坚, 廖金昌, 甘正浩, 郭锐 申请人:中芯国际集成电路制造(上海)有限公司