半导体结构及其形成和操作方法

专利名称：半导体结构及其形成和操作方法
技术领域：
本发明涉及半导体结构，特别涉及包括绝缘体上半导体(SOI)基板上的射频开关
的半导体结构、其制造方法及其操作方法。
背景技术：
诸如场效应晶体管的半导体器件被用作模拟和射频(RF)应用中的RF信号的开关 器件。绝缘体上半导体(SOI)基板典型地用于这样的应用，这是因为埋入绝缘体层的低介 电常数而减少了器件间通过基板的寄生耦合。例如，包括块体硅基板的整个基板的硅介电 常数约为11.7千兆赫的范围。相反，隔离包含器件的顶半导体层与操作基板的氧化硅的介 电常数约为3.9。通过设置埋入绝缘体层，其介电常数低于块体基板中半导体材料的介电常 数，SOI基板减少了各半导体器件与基板间的电容耦合，并且因此减少了半导体器件间通过 基板的二次电容耦合。 然而，即使采用SOI基板，由于射频应用中采用的高频范围(例如，可为约900MHz 至约1.8GHz的范围，也可包括甚至更高的频率范围)，半导体器件间电信号的二次电容耦 合也很显著。这是因为电气元件间的电容耦合随频率线性增加。 对于形成在SOI基板上的射频(RF)开关，在顶半导体层中包括RF开关和信号处 理单元的半导体器件通过埋入绝缘体层与底半导体层电容耦合。即使顶半导体层中的半导 体器件采用约3V至约9V的电源电压，天线电路中的瞬态信号和信号反射也可能将顶半导 体层中的实际电压增加到约30V。这样的电压条件在经受该高电压信号的器件间感生出显 著的电容耦合，并在底半导体层的上部中感生出感应电荷层，其厚度和电荷极性在顶半导 体层的半导体器件中的RF信号频率被改变。感应电荷层与顶半导体层中其它半导体器件 电容耦合，该顶半导体层包括RF开关意欲电绝缘的半导体器件。底半导体层中的感应电荷 层和其它半导体器件间的寄生电容耦合提供二次电容耦合，其为降低RF开关效用的寄生 耦合。在此情况下，虽然RF开关截止，但是RF信号通过二次电容耦合而施加给其它半导体 器件。 参看图l，现有技术的射频开关包括一组形成在绝缘体上半导体(SOI)基板8上 的串联连接的场效应晶体管。S0I基板8包括底半导体层10、埋入绝缘体层20和顶半导 体层30。顶半导体层30包括顶半导体部分32和浅沟道隔离结构33，浅沟道隔离结构33 在相邻顶半导体部分32之间设置电绝缘。每个场效应晶体管都包括栅极电极42、栅极电 介质40、栅极间隙壁(gatespacer)44和形成在顶半导体部分32中的源极区域和漏极区 域(未示出)。场效应晶体管经由一组接触通路(via)88和金属线98串联连接。接触通 路88埋在中段(M0L， middle-of-line)电介质层80中，并且金属线98形成在互连层级 (interco皿ect-level)电介质层90中。 可达到约+/-30V的电压幅度的高电压信号通过电容耦合在底半导体层10的上部 中感生出感应电荷层ll，其由半导体器件和底半导体层IO之间的一组电容器22示意性表 示。当顶半导体层30中的半导体器件电位为负电位时，感应电荷层11包含正电荷；而当顶半导体层30中的半导体器件中电位为正电位时，其包含负电荷。半导体器件中的高频RF 信号以与该RF信号的频率相同的频率诱发感应电荷层11的厚度以及感应电荷层中电荷极 性发生变化。 感应电荷层11中电荷消散所需的时间由RC时间常数表征，RC时间常数由电容器 组22的电容和基板电阻决定。基板电阻是感应电荷层11和电接地之间的电阻，其典型地 由半导体芯片边缘的边封(edge seal)提供。基板电阻由感应电荷层11和电接地之间的 电阻器12象征性地表示。该基板电阻可非常高，这是因为底半导体层IO典型地采用电阻 率约为50hms-cm的高电阻率半导体材料，以最小化涡流。此外，到边缘接缝的横向距离可 达到半导体芯片横向尺寸的一半，例如，约lcm的量级。 这样大的基板电阻12增加了感应电荷层11中电荷消散的RC时间常数，使其超过 了 RF信号周期的时间。因为RC时间常数大可有效地阻止感应电荷层11中的电荷消散，所 以即使在RF开关截止状态期间，顶半导体层30中的半导体器件和底半导体层10之间的电 容耦合也会导致信号损耗。此外，寄生的RF信号通过感应电荷层11通过半导体器件的二 次电容耦合引入由RF开关与RF信号断开的半导体器件中。 在RF信号的每个频率周期的一半期间内，埋入绝缘体层20正下方的底半导体层 10的顶部处于聚积状态，其中底半导体层10中的电荷载流子聚积在埋入绝缘体层20的底 面附近。具体地，当底半导体层10的导电类型为p型，且顶半导体部分32的电位相对于底 半导体层10的电位为负值时，或者当底半导体层10的导电类型为n型，且顶半导体部分32 的电位相对于底半导体层10的电位为正值时，则多数电荷载流子，即如果底半导体层10为 P型的空穴，如果底半导体层10为n型的电子，积聚在底半导体层10的上部以形成感应电 荷层11。感应电荷层11的厚度则与顶半导体部分32和底半导体层10之间的电压差分的 平方根成比例。感应电荷层11的厚度以及感应电荷层中电荷量的变化产生RF频率的附加 谐波信号，其被耦合到顶半导体部分32中的半导体器件，由此即使在RF开关截止时仍提供 寄生信号。 此外，在RF信号的每个频率周期的另一半期间内，埋入绝缘体层20正下方的底半 导体层IO顶部处于耗尽状态，其中底半导体层10中的电荷载流子被埋入绝缘体层20的底 面排斥。具体地，当底半导体层10的导电类型为p型，且顶半导体部分32的电位相对于底 半导体层10的电位为正值时，或者当底半导体层10的导电类型为n型，且顶半导体部分32 的电位相对于底半导体层10的电位为负值时，则多数电荷载流子，即如果底半导体层10为 P型的空穴，或如果底半导体层10为n型的电子，被底半导体层10的上部排斥以形成多数 电荷被耗尽的感应电荷层11。此外，当顶半导体部分32和底半导体层10之间的电压差分 的大小足够大时，包含少数电荷的反型层形成在感应电荷层11中，如果底半导体层10为p 型则该少数电荷为电子，如果底半导体层10为n型则该少数电荷为空穴。感应电荷层11中 的耗尽区和反型层的厚度取决于顶半导体部分32和底半导体层10之间的电压差分大小。 感应电荷层11的厚度以及感应电荷层中电荷量的变化在RF信号频率周期的此阶段中产生 RF频率的附加谐波信号，其被耦合到顶半导体部分32中的半导体器件，由此即使在RF开关 截止时仍提供寄生信号。 考虑到上述情况，需要提供为半导体器件与绝缘体上半导体(SOI)基板中的底半 导体层提供增强信号隔离的半导体结构、其制造方法以及其操作方法。
特别地，需要一种通过降低感生电荷层中的电荷效应产生RF信号的谐波成分的 半导体结构、其制造方法以及其操作方法。

发明内容
本发明提供包括到底半导体层上部分的偏置电接触的半导体结构及其设计结构， 其中通过该偏置电接触去除感应电荷层中的少数电荷载流子。 在本发明中，在绝缘体上半导体(SOI)基板的底半导体层中的埋入绝缘体层下面 形成导电类型与底半导体层相反的掺杂接触区域。形成至少一个导电通路结构，其从互连 层级金属线延伸通过中段(M0L)电介质层、顶半导体层中的浅沟道隔离结构和埋入绝缘体 层，而到达掺杂接触区域。在操作期间，掺杂接触区域偏置到使其处于或者接近RF开关中 的峰值电压的电压，以防止感应电荷层内反型层的形成。反型层中的电荷通过掺杂接触区 域和至少一个导电通路结构排放。少数电荷载流子的快速放出减少了 RF开关中谐波的产 生和信号畸变。
根据本发明的一个方面，提供半导体器件的操作方法，其包括
提供半导体器件，其包括 绝缘体上半导体(SOI)基板，包括顶半导体层、埋入绝缘体层和具有第一导电类 型掺杂的底半导体层； 至少一个场效应晶体管，位于该顶半导体层上；
浅沟道隔离结构，横向邻接该至少一个场效应晶体管； 第一掺杂半导体区域，嵌入该底半导体层中且邻接该埋入绝缘体层，并且具有第 二导电类型掺杂，其中该第二导电类型与该第一导电类型相反； 第二掺杂半导体区域，嵌入该底半导体层中且邻接该埋入绝缘体层，并且具有第 一导电类型掺杂而不邻接该第一掺杂半导体区域； 至少一个第一导电通路，从中段(M0L)电介质层的顶面延伸穿过MOL电介质层、浅 沟道隔离结构、埋入绝缘体层，而到达第一掺杂半导体区域的顶面；以及
至少一个第二导电通路，从中段(M0L)电介质层的顶面延伸穿过MOL电介质层、浅 沟道隔离结构、埋入绝缘体层，而到达第二掺杂半导体区域的顶面； 施加射频(RF)信号到该至少一个场效应晶体管，其中感应电荷层直接形成在该 埋入绝缘体层的下面；以及 电偏置该第一掺杂半导体区域和该至少一个第一导电通路以排斥该底半导体层 的多数电荷载流子； 电偏置该第二掺杂半导体区域和该至少一个第二导电通路以吸引该底半导体层 的多数电荷载流子，其中该第一掺杂半导体区域邻接该感应电荷层内的耗尽区域，并且在 RF信号的整个周期排放该底半导体层的多数电荷载流子。 根据本发明的另一方面，提供在机器可读介质中实施的设计结构，用于设计、制造 或测试半导体结构设计。该设计结构包括第一数据，表示绝缘体上半导体(SOI)基板，该 绝缘体上半导体(SOI)基板包括顶半导体层、埋入绝缘体层和具有第一导电类型掺杂底半 导体层；第二数据，表示位于顶半导体层上的至少一个场效应晶体管；第三数据，表示横向 邻接至少一个场效应晶体管的浅沟道隔离结构；第四数据，表示掺杂半导体区域，该掺杂半导体区域嵌入底半导体层中，邻接该埋入绝缘体层且具有第二导电类型掺杂，其中第二导 电类型与第一导电类型相反；以及第五数据，表示至少一个导电通路，该至少一个导电通路 从中段(M0L)电介质层的顶面延伸穿过MOL电介质层、浅沟道隔离结构、埋入绝缘体层，而 到达该掺杂半导体区域的顶面。 根据本发明的再一方面，提供另一种设计结构，其包括第一数据，表示绝缘体上 半导体(SOI)基板，该绝缘体上半导体(SOI)基板包括顶半导体层、埋入绝缘体层和具有第 一导电类型掺杂的底半导体层；第二数据，表示位于该顶半导体层上的至少一个场效应晶 体管；第三数据，表示横向邻接至少一个场效应晶体管的浅沟道隔离结构；第四数据，表示 第一掺杂半导体区域，该第一掺杂半导体区域嵌入底半导体层中，邻接埋入绝缘体层，并且 具有第一导电类型掺杂；第五数据表示第二掺杂半导体区域，该第二掺杂半导体区域嵌入 底半导体层中，邻接埋入绝缘体层，具有第二导电类型的掺杂，而不邻接第一掺杂半导体区 域，其中第二导电类型与第一导电类型相反；第六数据，表示至少一个第一导电通路，该至 少一个第一导电通路从中段(M0L)电介质层的顶面延伸穿过MOL电介质层、浅沟道隔离结 构、埋入绝缘体层，而到达第一掺杂半导体区域的顶面；以及第七数据，表示至少一个第二 导电通路，该至少一个第二导电通路从中段(M0L)电介质层的顶面延伸穿过MOL电介质层、 浅沟道隔离结构、埋入绝缘体层，而到达第二掺杂半导体区域的顶面。


图1是现有技术的射频开关结构的的垂直截面图。 图2-17是根据本发明第一实施例的第一示范性半导体结构的各种示意图。图 2-5、9-12和16是顺序的垂直截面图。 图6是图5中的第一示范性半导体结构的俯视图。图6中的Z-Z'平面对应于图 5中的垂直截面图的平面。图7是在对应于图5的步骤的第一示范性半导体结构的第一变 化的俯视图。图8是在对应于图5的步骤的第一示范性半导体结构的第二变化的俯视图。
图13是图12的第一示范性半导体结构的修改俯视图，其中为了清楚起见省略了 中段(M0L)电介质层80。图13中的Z-Z'平面对应于图12中的垂直截面图的平面。图14 是第一示范性半导体结构的第一变化的修改俯视图，其中为了清楚起见省略了中段(M0L) 电介质层80。图15是第一示范性半导体结构的第二变化的修改俯视图，其中为了清楚起见 省略了中段(M0L)电介质层80。 图2对应于在绝缘体上半导体(SOI)基板8中形成浅沟道隔离结构33后的步骤。
图3对应于形成至少一个第一下通路空腔17和至少一个第一掺杂半导体区域18 后的步骤。 图4对应于形成至少一个第二下通路空腔27和至少一个第二掺杂半导体区域28 后的步骤。 图5-8对应于去除第二光致抗蚀剂35后的步骤。 图9对应于形成至少一个第一下导电通路47和至少一个第二下导电通路37后的 步骤。 图10对应于形成至少一个场效应晶体管和中段(MOL)电介质层80后的步骤。
图11对应于形成至少一个第一上通路空腔54、至少一个第二上通路空腔57和第三上通路空腔58后的步骤。 图12-15对应于形成至少一个第一上导电通路77、至少一个第二上导电通路87和 第三上导电通路88后的步骤。 图16和17对应于形成互连层级电介质层90、互连层级金属线98和互连层级金属 线99后的步骤。在半导体器件的操作期间，包括耗尽区的感应电荷层11形成在底半导体 层10中。 图18、19A、19B、20A、20B和21-25是根据本发明第二实施例的第三示范性半导体 结构的各种示意图。图18、21、24和25是顺序的垂直截面图。 图19A是图18中第三示范性半导体结构的第一构造的俯视图。图19B是第三示 范性半导体结构的第一构造在图18中X-X'平面上的水平截面图。图20A是图18中第三 示范性半导体结构的第二构造的俯视图。图20B是第三示范性半导体结构的第二构造在图 18中X-X'平面上的水平截面图。图19A、19B、20A和20B中的Z-Z'平面对应于图17中的 垂直截面图的平面。 图22是图21的第三示范性半导体结构的第三构造的修改俯视图，其中为了清楚 起见省略了中段(MOL)电介质层80。图23是图21的第三示范性半导体结构的第四构造的 修改俯视图，其中为了清楚起见省略了中段(MOL)电介质层80。图22和23中的Z-Z'平面 对应于图21中的垂直截面图的平面。 图18、19A、19B、20A和20B对应于形成至少一个第一下导电通路47后的步骤。
图21-23对应于形成至少一个第一上导电通路77和第三上导电通路88后的步 骤。 图24对应于施加到至少一个场效应晶体管的射频信号阶段，在该阶段期间形成 包括耗尽区的感生电荷层11。 图25对应于施加到至少一个场效应晶体管的射频信号阶段，在该阶段期间形成 包括积聚区14的感生电荷层11'。 图26-29、30A、30B、31A、31B和32_35是根据本发明第三实施例的第三示范性半导 体结构的各种示意图。图26-29、32和35是顺序的垂直截面图。 图30A是图29中第三示范性半导体结构的第一构造的俯视图。图30B第三示范 性半导体结构的第一构造在图29中的X-X'上的水平截面图。图31A是图29中的第三示 范性半导体结构的第二构造的俯视图。图31B是第三示范性半导体结构的第二构造在图29 中的X-X'上的水平截面图。图30A、30B、31A和31B中的Z-Z'平面对应于图29中的垂直 截面图的平面。 图33是图32的第三示范性半导体结构的第一构造的修改俯视图，其中为了清楚 起见省略了中段(MOL)电介质层80。图34是图32的第三示范性半导体结构的第二构造的 修改俯视图，其中为了清楚起见省略了中段(MOL)电介质层80。图33和34中的Z-Z'平面 对应于图32中的垂直截面图的平面。 图26对应于形成至少一个场效应晶体管和中段(MOL)电介质层80后的步骤。图 27对应于形成至少一个通路空腔59后的步骤。图28对应于形成至少一个第一掺杂半导体 区域18后的步骤。图29、30A、30B、31A和31B对应于形成至少一个第一导电通路79后的 步骤。图32、33和34对应于形成第三上导电通路88后的步骤。图35对应于形成互连层
10级电介质层90、互连层级金属线98和邻接至少一个第一导电通路79的互连层级金属线99 后的步骤。 图36是在根据本发明的半导体结构的半导体设计和制造中采用的设计过程的流 程图。
具体实施例方式
如上所述，本发明涉及半导体结构，包括涉及包含绝缘体上半导体(SOI)基板上 的射频开关的半导体结构、其制造方法以及其操作方法，这里将参考附图进行描述。正如这 里所采用的，当介绍本发明或其优选实施例的元件时，冠词旨在表示存在一个或多个元件。 在所有附图中，相同参考标号或符号用以表示相同或等同的元件。为清楚起见，省略了使本 发明的主题造成被不必要地模糊化的已知功能和结构的详细描述。附图并非按比例示出。
正如这里所采用的，射频(RF)表示频率范围在3Hz至300GHz内的电磁波。射频 对应用于生产和检测无线电波的电磁波的频率。射频包括甚高频(VHF)、特高频(UHF)、超 高频(SHF)和极高频(EHF)。 正如这里所采用的，甚高频(VHF)是指在30腿z至300MHz范围的频率。VHF尤其 用于调频(FM)广播。特高频(UHF)是指在300腿z至3GHz范围的频率。UHF尤其用于移动 电话、无线网络和微波炉。超高频(SHF)是指在3GHz至30GHz范围的频率。SHF尤其用于 无线网络、雷达和卫星链接。极高频(EHF)是指在30GHz至300GHz范围的频率。EHF产生 波长为lmm至10mm的毫米波，其尤其用于数据链接和遥控传感。 术语"聚积区"是指由于外部偏压而使多数电荷载流子聚积在其中的掺杂半导体 区域。如果作为P掺杂半导体区域中多数电荷载流子的过剩空穴由外部负电压而聚积在P 掺杂半导体区域中，使得P掺杂半导体区域具有净正电荷，则P掺杂半导体区域处于聚积 模式。如果作为n掺杂半导体区域中多数电荷载流子的过剩电子由外部正电压而聚积在n 掺杂半导体区域中，使得n掺杂半导体区域具有净负电荷，则n掺杂半导体区域处于积聚模 式。 术语"耗尽区"是指掺杂半导体区域，其中由于外部偏压而使多数电荷载流子被排 斥开而少数电荷载流子并未聚积，使得多数电荷载流子和少数电荷载流子从该掺杂半导体 区域被耗尽。如果作为P掺杂半导体区域中多数电荷载流子的过剩空穴由弱的外部正电压 而在P掺杂半导体区域中耗尽，使得P掺杂半导体区域具有净负电荷，则P掺杂半导体区域 处于耗尽模式。如果作为n掺杂半导体区域中多数电荷载流子的过剩电子由弱的外部负电 压而在n掺杂半导体区域耗尽，使得n掺杂半导体区域具有净正电荷，则n掺杂半导体区域 处于耗尽模式。 术语"反型区"是指少数电荷载流子聚积其中的掺杂半导体区域。典型地，反型区 形成在紧密靠近强外电压的半导体表面。如果作为P掺杂半导体区域中少数电荷载流子的 电子由强外部正电压而聚积在P掺杂半导体区域中，使得P掺杂半导体区域具有净负电荷， 则P掺杂半导体区域处于反型模式。如果作为n掺杂半导体区域少数电荷载流子的空穴由 强外部负电压积聚在n掺杂半导体区域中，使得n掺杂半导体区域具有净正电荷，则n掺杂 半导体区域处于反型模式。 参看图2，根据本发明第一实施例的第一示范性半导体结构包括半导体基板8。半
11导体基板8为绝缘体上半导体(SOI)基板，其包括底半导体层10、埋入绝缘体层20和顶半 导体层30。顶半导体层30包括至少一个顶半导体部分32和浅沟道隔离结构33。在顶半 导体层30的顶表面上可以设置至少一个衬垫电介质层(未示出)，其包括至少一种电介质 材料，如氮化硅和/或氧化硅，以便于在后续的工艺步骤中通过平坦化而形成下导电通路。
底半导体层10和至少一个顶半导体部分32的每一个都包括半导体材料，如硅、硅 锗合金区域、硅、锗、硅锗合金区域、硅碳合金区域、硅锗碳合金区域、砷化镓、砷化铟、砷化 铟镓、磷化铟、硫化铅、其它III-V族化合物半导体材料以及II-VI族化合物半导体材料。底 半导体层10和至少一个顶半导体部分32的半导体材料可以是相同的或不同的。典型地， 底半导体层10和至少一个顶半导体部分32的每一个都包括单晶半导体材料。例如，该单 晶半导体材料可以是硅。 底半导体层10的电阻率大于50hms cm，其包括，例如，具有原子浓度低于约 2. 0 X 1015/cm3的p型掺杂剂的p掺杂单晶硅或者具有原子浓度低于约1. 0 X 1015/cm3的n型 掺杂剂的n掺杂单晶硅。优选地，底半导体层10的电阻率大于500hms cm，其包括，例如， 具有原子浓度低于约2. OX 1014/cm3的p型掺杂剂的p掺杂单晶硅或者具有原子浓度低于 约1. OX 1014/cm3的n型掺杂剂的n掺杂单晶硅。更优选地，底半导体层10的电阻率大于 lkOhms cm，其包括，例如，具有原子浓度低于约1. OX 1013/cm3的p型掺杂剂的p掺杂单晶 硅或者具有原子浓度低于约5. OX 1012/Cm3的n型掺杂剂的n掺杂的单晶硅。底半导体层 10的导电类型在此称为第一导电类型，其可为p型或n型。 底半导体层10的高电阻率可减少涡流，从而可用底半导体层IO减少顶半导体层 30中产生或传播的射频信号的寄生耦合。虽然这里采用硅来说明底半导体层10的每个阈 值电阻率值所需的掺杂水平，但是其它半导体材料的目标掺杂剂浓度也可以容易获得，这 是因为每种类型的半导体材料都具有建立好的掺杂浓度与半导体材料电阻率之间的关系。
底半导体层10的厚度典型地为约400微米至约1， 000微米，并且在该步骤上典型 地为约500微米至约900微米。如果底半导体层10随后减薄，则底半导体层10的厚度可 为约50微米至约800微米。 埋入绝缘体层20包括电介质材料，如氧化硅、氮化硅、氧氮化硅或其结合。埋入绝 缘体层20的厚度可以为约50nm至约500nm，并且典型地为约lOOnm至约300nm，尽管这里 也考虑到较小和较大的厚度。 浅沟道隔离结构33包括电介质材料，如氧化硅、氮化硅、氧氮化硅或其结合。浅沟 道隔离结构33可以这样形成在顶半导体层30内形成至少一个延伸到埋入绝缘体层20顶 面的沟道，用诸如氧化硅、氮化硅和/或氧氮化硅的电介质材料填充该至少一个沟道，并且 通过采用例如化学机械抛光(CMP)和/或凹陷蚀刻(recess etch)的平坦化从顶半导体层 30的顶表面上方去除电介质材料部分。在该至少一个沟道邻近的情况下，浅沟道隔离结构 33可为单片结构，即一片。浅沟道隔离结构33可以横向邻接，并且围绕该至少一个顶半导 体部分32的每一个。 顶半导体层30的厚度可以为约20nm至约200nm，并且典型地为约40nm至约 100nm，尽管在此也考虑到较小和较大的厚度。至少一个顶半导体部分32可以注入p型 或n型的掺杂剂。典型地，至少一个顶半导体部分32的掺杂浓度为约1. OX 1015/cm3至约 1.0Xl(^/cm3，其对应于场效应晶体管主体区域的掺杂浓度，尽管在此也考虑到较小和较大的浓度。 参看图3，第一光致抗蚀剂7施加到顶层30的顶面，并且光刻图案化以形成开口。 第一光致抗蚀剂7中的开口设在浅沟道隔离结构33的上面。从上往下看，每个开口都设置 在至少一个顶半导体部分32区域外，而在浅沟道隔离结构33区域内。
至少一个第一下通路空腔17通过将第一光致抗蚀剂7中的图案转入半导体基板 8而形成。第一光致抗蚀剂7中的开口图案通过各向异性蚀刻而转移到浅沟道隔离结构33 和埋入绝缘体层20中，各向异性蚀刻可以是反应离子蚀刻。第一光致抗蚀剂7用作各向异 性蚀刻的蚀刻掩模。至少一个第一下通路空腔17形成在第一光致抗蚀剂7中的开口的下 面。 优选地，各向异性蚀刻对底半导体层10的半导体材料是选择性的。例如，如果底 半导体层10包括硅，则采用对硅有选择性的去除诸如氧化硅的电介质材料的各向异性蚀 刻，以提供在底半导体层10的顶面上停止的各向异性蚀刻。 底半导体层10的顶面在至少一个第一下通路空腔17的每个的底部暴露。至少一 个第一下通路空腔17的每个都形成在浅沟道隔离结构33和埋入绝缘体层20内。至少一 个第一下通路空腔17的每个都从浅沟道隔离结构33的顶面延伸通过浅沟道隔离结构33 和埋入绝缘体层20，并且到达底半导体层10的顶面。在此明确考虑了至少一个第一下通路 空腔17还延伸进入底半导体层的变化。 每个至少一个第一下通路空腔17的侧壁都可从浅沟道隔离结构33的顶面到底半 导体层10的顶面基本垂直一致。换言之，从上往下看，浅沟道隔离结构33和埋入绝缘体层 20中每个至少一个第一下通路空腔17的侧壁部分可以彼此重叠。在至少一个第一下通路 空腔17的侧壁中存在锥度的情况下，锥度角可以是约0度至约5度，并且典型地为0度至 约2度，尽管在此也考虑到较大的锥角。每个至少一个第一下通路空腔17在顶半导体层30 的顶面下的深度可以等于埋入绝缘体层20的厚度和顶半导体层30的厚度之和。
在第一示范性半导体结构的第一构造中，至少一个第一下通路空腔17为下通路 空腔的阵列。下通路空腔阵列中的每个下通路空腔是不连续的通路空腔，不与另一个通路 空腔邻接。 在第一示范性半导体结构的第二构造中，至少一个第一下通路空腔17是单个通 路空腔，其具有彼此互连的多个下通路空腔部分。换言之，至少一个第一下通路空腔17包 括浅沟道隔离结构33的顶面和底半导体层10的顶面之间横向连接的多个下通路空腔部 分。 至少一个第一掺杂半导体区域18通过将第二导电类型的掺杂剂注入底半导体层 IO的暴露部分中而形成。第二导电类型与第一导电类型相反。例如，如果第一导电类型为 P型，则第二导电类型为n型，反之亦然。因此，底半导体层10的剩余部分和至少一个掺杂 半导体区域18具有相反类型的掺杂。由于注入的掺杂剂横向扩散(lateral straggle)，至 少一个掺杂半导体区域横向延伸到至少一个第一下通路空腔17区域外，并且垂直邻接埋 入绝缘体层20的底面。在第二导电类型为p型的情况下，注入的掺杂剂可以包括B、Ga、In 或其结合。在第二导电类型为n型的情况下，注入的掺杂剂可以包括P、 As、 Sb或其结合。 因为第一光致抗蚀剂7用作离子注入的自对准掩模，从而至少一个第一掺杂半导体区域18 形成在至少一个第一下通路空腔17的下面。至少一个第一掺杂半导体区域18的每一个都
13垂直邻接至少一个第一下通路空腔17的底面和埋入绝缘体层20的底面。在底半导体层10 包括单晶半导体材料的情况下，至少一个第一掺杂半导体区域18也为单晶。
至少一个第一掺杂半导体区域18的厚度可以为约10nm至约600nm，并且典型地为 约50nm至约300nm，尽管在此也考虑到较小和较大的厚度。至少一个第一掺杂半导体区域 18典型地被重掺杂以减少电阻率。至少一个第一掺杂半导体区域18的掺杂浓度可以为约 1. OX 1019/cm3至约1. OX 1027cm3，尽管在此也考虑到较小和较大的掺杂剂浓度。随后对于 顶半导体层30、埋入绝缘体层20的暴露的侧壁和至少一个第一掺杂半导体区域18选择性 地去除第一光致抗蚀剂7。 参看图4，第二光致抗蚀剂35施加到顶层30的顶面，并且光刻图案化以形成开口 。 第二光致抗蚀剂35中的开口设在将填满第二光致抗蚀剂35的至少一个第一下通路空腔 17(见图3)区域之外的浅沟道隔离结构33部分的上面。从上往下看，每个该开口都设置在 至少一个顶半导体部分32的区域和至少一个第一下通路空腔17的区域外，而在浅沟道隔 离结构33的其余区域内。 至少一个第二下通路空腔27通过将第二光致抗蚀剂35中的图案转入半导体基板 8中而形成。第二光致抗蚀剂35中的该开口图案通过各向异性蚀刻转移到浅沟道隔离结构 33和埋入绝缘体层20中，该各向异性蚀刻可以是反应离子蚀刻。第二光致抗蚀剂35用作 各向异性蚀刻的蚀刻掩模。至少一个第二下通路空腔27形成在第二光致抗蚀剂35中的开 口下面。 优选地，各向异性蚀刻对底半导体层10的半导体材料是选择性的。例如，如果底
半导体层io包括硅，则可以采用对硅选择性的去除诸如氧化硅的电介质材料的各向异性
蚀刻，以提供在底半导体层10的顶面上停止的各向异性蚀刻。 底半导体层10的顶面暴露在每个至少一个第二下通路空腔27的底部。至少一个 第二下通路空腔27的每一个都形成在浅沟道隔离结构33和埋入绝缘体层20内。至少一 个第二下通路空腔27的每一个都从浅沟道隔离结构33的顶面延伸通过浅沟道隔离结构33 和埋入绝缘体层20，并且到达底半导体层10的顶面。在此明确考虑了至少一个第二下通路 空腔27还延伸到底半导体层的变化。 每个至少一个第二下通路空腔27的侧壁都可与浅沟道隔离结构33的顶表面基本
垂直一致，或者可以像上述的至少一个第一下通路空腔17的侧壁一样具有锥度。 在第一示范性半导体结构的第三构造中，至少一个第二下通路空腔27为下通路
空腔的阵列。下通路空腔的阵列中的每个下通路空腔都是不连续的通路空腔，与另一个通
路空腔不邻接。 在第一示范性半导体结构的第四构造中，至少一个第二下通路空腔27是单个通 路空腔，具有彼此互连的多个下通路空腔部分。换言之，至少一个第二下通路空腔27包括 在浅沟道隔离结构33的顶面和底半导体层10的顶面之间横向连接的多个下通路空腔部 分。 第一示范性半导体结构的第三构造和第四构造的每一个都可以与第一示范性半 导体结构的第一构造和第二构造的任何一个结合。 至少一个第二掺杂半导体区域28通过将第一导电类型的掺杂剂注入底半导体层 10的暴露部分而形成。由于注入掺杂剂的横向扩散，至少一个掺杂半导体区域横向延伸到
14至少一个第二下通路空腔27区域外，并且垂直邻接埋入绝缘体层20的底面。在第一导电 类型为P型的情况下，注入的掺杂剂可以包括B、Ga、 In或其结合。在第一导电类型为n型 的情况下，注入的掺杂剂可以包括P、As、Sb或其结合。第二光致抗蚀剂35用作离子注入的 自对准掩模，从而至少一个第二掺杂半导体区域28形成在至少一个第二下通路空腔27的 下面。至少一个掺杂半导体区域的每一个都垂直邻接至少一个下通路空腔的底面和埋入绝 缘体层20的底面。在底半导体层10包括单晶半导体材料的情况下，至少一个第二掺杂半 导体区域28也为单晶。 至少一个第二掺杂半导体区域28的厚度可以为约10nm至约600nm，并且典型地为 约50nm至约300nm，尽管在此也考虑到较小和较大的厚度。至少一个第二掺杂半导体区域 28典型地被重掺杂以降低电阻率。至少一个第二掺杂半导体区域28的掺杂浓度可以为约 1. OX 1019/cm3至约1. OX 1027 113，尽管在此也考虑到较小和较大的掺杂浓度。
参看图5和6，随后对于顶半导体层30、埋入绝缘体层20的暴露的侧壁和至少一 个第二掺杂半导体区域28选择性地去除第二光致抗蚀剂35。图5是本发明第一实施例的 第一构造和第三构造的结合的垂直截面图。图6是对应的俯视图。在该结合中，至少一个 第一下通路空腔17是第一下通路空腔阵列，并且至少一个第二下通路空腔27是第二下通 路空腔阵列。 图7是第一示范性半导体结构的第一构造和第四构造的结合的俯视图。在该结合 中，至少一个第一下通路空腔17是彼此不邻接的离散的第一下通路空腔阵列，而在该结合 中，至少一个第二下通路空腔27是整体构造的单个第二下通路空腔，其横向围绕至少一个 顶半导体部分(见图5)。 图8是第一示范性半导体结构的第二构造和第三构造的结合的俯视图。在该结合 中，至少一个第一下通路空腔17是整体构造的单个第一下通路空腔，其横向围绕至少一个 顶半导体部分(见图5)，并且在该结合中，至少一个第二下通路空腔27是彼此不邻接的第 二下通路空腔的阵列。 参看图9，形成至少一个第一下导电通路47和至少一个第二下导电通路37。至少 一个第一下导电通路47形成在浅沟道隔离结构33和埋入绝缘体层20中的每个至少一个 第一下通路空腔17内。同样，至少一个第二下导电通路37形成在浅沟道隔离结构33和埋 入绝缘体层20中的每个至少一个第二下通路空腔27内。 具体地，导电材料沉积在至少一个第一下通路空腔17和至少一个第二下通路空 腔27中。导电材料可以是掺杂的半导体材料或金属材料。例如，导电材料可以是掺杂的多 晶硅、掺杂的含硅半导体材料、掺杂的化合物半导体材料、元素金属(elemental metal)、至 少两个元素金属的合金、导电金属的氮化物等。例如，通过化学机械抛光(CMP)、凹陷蚀刻或 其结合去除顶半导体层30的顶面上的剩余导电材料。在至少一个第一下通路空腔17和至 少一个第二下通路空腔27中的导电材料保留部分分别构成至少一个第一下导电通路47和 至少一个第二下导电通路37。在至少一个衬垫电介质层(未示出)设置在顶半导体层上的 情况下，对于平坦化导电材料可以有利地采用至少一个电介质层，其促进形成至少一个第 一下导电通路47和至少一个第二下导电通路37。如果设置的话，该至少一个衬垫电介质层 随后被去除以暴露顶半导体层30的顶面。 至少一个第一下导电通路47的每一个都从浅沟道隔离结构33的顶面延伸到至少一个第一掺杂半导体区域18的顶面。至少一个第二下导电通路37的每一个都从浅沟道隔 离结构33的顶面延伸到至少一个第二掺杂半导体区域28的顶面。至少一个第一下导电通 路47的每一个都垂直邻接至少一个第一掺杂半导体区域18的顶面。至少一个第二下导电 通路37的每一个都垂直邻接至少一个第二掺杂半导体区域28的顶面。
参看图IO，至少一个场效应晶体管通过本领域已知的方法直接形成在至少一个顶 半导体部分32上。具体地，对于每个场效应晶体管形成栅极电介质40、栅极电极42和栅极 间隙壁44。再通过采用场效应晶体管的栅极电极42和栅极间隙壁44作为自对准注入掩模 注入掺杂剂，在至少一个顶半导体部分32中形成每个场效应晶体管的源极区域(未示出) 和漏极区域(未示出)。 中段(MOL)电介质层80形成在至少一个场效应晶体管、至少一个顶半导体部分 32、浅沟道隔离结构33、至少一个第一下导电通路47的顶面以及至少一个第二下导电通路 37上。M0L电介质层80可以包括氧化硅、氮化硅、氧氮化硅、有机硅玻璃(0SG)、低k化学气 相沉积(CVD)氧化物、诸如旋涂玻璃(S0G)的自平坦化材料和/或诸如SiLKTM的旋涂低k 电介质材料。示范性氧化硅包括未掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸 盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)或其结合。从浅沟道隔离结构 33的顶面测得的MOL电介质层80的总厚度可以为约100nm至约10， OOOnm，并且典型地为 约200nm至约5， OOOnm。 MOL电介质层80的顶面例如可以通过化学机械抛光进行平坦化。
参看图11，光致抗蚀剂67被施加到M0L电介质层80的顶面，并被光刻图案化以形 成开口 。该开口包括设置在至少一个第一下导电通路47上的至少一个第一开口 01 、设置在 至少一个第二下导电通路37上的至少一个第二开口 02和设置在半导体器件上的第三开口 03，该半导体器件包括设置在至少一个顶半导体部分32上的至少一个场效应晶体管。
光致抗蚀剂67中至少一个第一开口 01、至少一个第二开口 02和第三开口 03的图 案通过各向异性蚀刻转移到MOL电介质层80中，该各向异性蚀刻可以是反应离子蚀刻。光 致抗蚀剂67用作各向异性蚀刻的蚀刻掩模。至少一个第一上通路空腔54形成在至少一个 第一导电通路47上方且在光致抗蚀剂67中的至少一个第一开口 01下。至少一个第二上 通路空腔57形成在至少一个第二导电通路37上方且在光致抗蚀剂67中的至少一个第二 开口 02下。第三上通路空腔58形成在光致抗蚀剂67中的第三开口 03下。
优选地，各向异性蚀刻对至少一种顶半导体部分32的半导体材料是选择性的。进 行各向异性蚀刻，直到至少一个顶半导体部分32的顶面暴露在第三上通路空腔58的底部。 这样，至少一个第一下导电通路47和至少一个第二下导电通路37的顶面分别暴露在至少 一个第一上通路空腔54的底部和至少一个第二上通路空腔57的底部。各向异性蚀刻对于 至少一个第一下导电通路47和至少一个第二下导电通路37可以是选择性的。在此情况下， 某些第三上通路空腔58的深度、至少一个第一上通路空腔54的深度和至少一个第二上通 路空腔57的深度可以与MOL电介质层80的厚度基本相同。 至少一个顶半导体部分32的顶面暴露在某些第三上通路空腔58的底部。至少一 个第一下导电通路47之一的顶面暴露在每个至少一个第一上通路空腔54的底部。至少一 个第二下导电通路37之一的顶面暴露在每个至少一个第二上通路空腔57的底部。至少某 些第三上通路空腔58、至少一个第一上通路空腔54和至少一个第二上通路空腔57形成在 MOL电介质层80内，并且从MOL电介质层80的顶面延伸到顶半导体层30的顶面，其与MOL电介质层80的底面一致。至少一个第三上通路空腔58可以从M0L电介质层80的顶面延 伸到栅极电极42的顶面。第三上通路空腔58不延伸到顶半导体层30的底面。随后去除 光致抗蚀剂67。 参看图12和13，至少一个第一上导电通路77、至少一个第二上导电通路87和第 三上导电通路88形成在M0L电介质层80中。图12为垂直截面图，而图13是第一示范性 半导体结构的修改俯视图，其中为了清楚起见省略了 M0L电介质层80。图13中的Z-Z'平 面对应于图12中的第一示范性半导体结构垂直截面图的平面。 具体地，导电材料沉积在至少一个第一上通路空腔54、至少一个第二上通路空腔 57和第三上通路空腔58中。导电材料可以是掺杂的半导体材料或金属材料。例如，导电材 料可以是掺杂的多晶硅、包含硅掺杂半导体材料、掺杂化合物半导体材料、元素金属、至少 两个元素金属的合金、导电金属氮化物等。例如，通过化学机械抛光(CMP)、凹陷蚀刻或其结 合，去除M0L电介质层80的顶面上的过剩导电材料。导电材料在至少一个第一上通路空腔 54中的保留部分构成至少一个第一上导电通路77。导电材料在至少一个第二上通路空腔 57中的保留部分构成至少一个第一上导电通路87。导电材料在第三上通路空腔58中的保 留部分构成第三上导电通路88。第三上导电通路88可以直接形成在至少一个场效应晶体 管的源极区(未单独示出)、漏极区(未单独示出)和栅极电极42上。源极区和漏极区设 置在至少一个顶半导体部分32中。 参看图14，其示出了至少一个第一上导电通路77、至少一个第二上导电通路87和 第三上导电通路88的第一选择性构造的俯视图。在第一示范性半导体结构的第一选择性 构造中，至少一个第二上导电通路87是彼此不邻接的导电通路阵列，并且至少一个第一上 导电通路77是单个导电通路，其具有彼此互连的多个导电通路部分。 参看图15，示出了至少一个第一上导电通路77、至少一个第二上导电通路87和 第三上导电通路88的第二选择性构造的俯视图。在第一示范性半导体结构的第二选择性 构造中，至少一个第二上导电通路87是单个导电通路，其具有彼此互连的多个导电通路部 分，并且至少一个第一上导电通路77是彼此不邻接的导电通路阵列。 参看图16和17，互连层级电介质层90、至少一个第一互连层级金属线94、至少一 个第二互连层级金属线99和第三互连层级金属线98直接形成在M0L电介质层80的顶面 上。图16是本发明第一示范性半导体结构的垂直截面图。图17是本发明第一实施例的俯 视图。 互连层级电介质层90的电电介质材料可以包括如上所述MOL电介质层80可用的 任何电介质材料。互连层级电介质层90的厚度可以为约75nm至约1， 000nm，并且典型地为 约150nm至约500nm，尽管这里也考虑到较小和较大的厚度。 至少一个第一互连层级金属线94、至少一个第二互连层级金属线99和第三互连 层级金属线98埋入互连层级电介质层90中，并且可以通过沉积金属材料和随后平坦化而 形成。至少一个第一互连层级金属线94、至少一个第二互连层级金属线99和第三互连层级 金属线98的金属材料可以通过物理气相沉积(PVD)、电镀、无电镀、化学气相沉积或其结合 沉积。至少一个第一互连层级金属线94、至少一个第二互连层级金属线99和第三互连层级 金属线98例如可以包括Cu、 Al、 W、 Ta、 Ti、 WN、 TaN、 TiN或其结合。至少一个第一互连层级 金属线94、至少一个第二互连层级金属线99和第三互连层级金属线98可以包括相同的金属材料。 至少一个第一上导电通路77的每一个都垂直邻接至少一个第一互连层级金属线 94。至少一个第二上导电通路87的每一个都垂直邻接至少一个第二互连层级金属线99。 第三上导电通路88的每一个都垂直邻接第三互连层级金属线98之一。
至少一个第一下导电通路47和至少一个第一上导电通路77共同构成至少一个第 一导电通路79，其从M0L电介质层80的顶面延伸到至少一个第一掺杂半导体区域18的顶 面。因此，至少一个第一导电通路79包括至少一个第一下导电通路47和至少一个第一上 导电通路77的垂直邻接堆叠。每个至少一个第一上导电通路77的底面都在基本上与顶半 导体层30的顶面共面的水平上与至少一个第一下导电通路47之一的顶面垂直邻接。在垂 直邻接至少一个第一上导电通路77之一的至少一个第一下导电通路47的每个底面出现物 理上明显的界面。至少一个第一下导电通路47和至少一个第一上导电通路77可以包括相 同的导电材料或不导电材料。至少一个第一导电通路79直接接触至少一个第一掺杂半导 体区域18。 至少一个第二下导电通路37和至少一个第二上导电通路87共同构成至少一个第 二导电通路89，其从M0L电介质层80的顶面延伸到至少一个第二掺杂半导体区域28的顶 面。因此，至少一个第二导电通路89包括至少一个第二下导电通路37和至少一个第二上 导电通路87的垂直邻接堆叠。每个至少一个第二上导电通路87的底面在基本上与顶半导 体层30的顶表面共面的水平上与至少一个第二下导电通路37之一的顶面垂直邻接。在垂 直邻接至少一个第二上导电通路87之一的至少一个第二下导电通路37的每个底部表面出 现物理上明显的界面。至少一个第二下导电通路37和至少一个第二上导电通路87可以包 括相同的导电材料或不导电材料。至少一个第二导电通路89直接接触至少一个第二掺杂 半导体区域28。 第一示范性半导体结构包括至少一个场效应晶体管，它可以构成频率为约3Hz至 约300GHz的信号的射频开关。具体地，至少一个场效应晶体管可以构成能够在VHF、 UHF、 SHF和EHF操作的射频开关。 因为电容耦合随频率线性增加，所以在这样的高频上，至少一个场效应晶体管和 底半导体层10的电容耦合可变显著。至少一个场效应晶体管中的射频信号导致在底半导 体层10的上部分中形成感应电荷层11。在没有给底半导体层IO施加电偏压的情况下，感 应电荷层11直接形成在埋入绝缘体层20的下面，且包括正电荷或负电荷。
具体地，在对底半导体层IO没有电偏压的情况下，感应电荷层11中的电荷在在至 少一个场效应晶体管中的射频电信号的信号频率改变极性。当至少一个场效应晶体管中的 电位相对于底半导体层10为正值时，电子聚积在感应电荷层11中。当至少一个场效应晶 体管中的电位相对于底半导体层10为负值时，空穴聚积在感应电荷层11中。在现有技术 中，根据底半导体层10中的多数电荷载流子的类型，其由底半导体层10的导电类型决定， 感应电荷层11可处于耗尽模式，其具有与底半导体层10的导电类型相反的净电荷，或者可 处于反型模式，其具有与底半导体层10的导电类型相同的净电荷。 此外，感应电荷层11的厚度在至少一个场效应晶体管中的信号频率及时变化。换
言之，感应电荷层11中厚度变化的频率是至少一个场效应晶体管中信号的射频。 根据本发明，施加电偏压到至少一个第二掺杂半导体区域28，以在至少一个场效
18应晶体管的操作期间稳定感应电荷层11的属性，该至少一个场效应晶体管可以用作RF开 关。至少一个第二导电通路89提供低电阻电路，用于施加电偏压到至少一个第二掺杂半导 体区域28，以稳定感应电荷层11。施加到至少一个第二掺杂半导体区域28的偏压的大小 和极性选择为保持感应电荷层11处于耗尽模式，而防止在底半导体层10中形成任何处于 聚积模式的区域。换言之，在RF信号的整个周期内感应电荷层11自始至终都不处于聚积 模式。 在底半导体层10和至少一个第二掺杂半导体区域28具有p型掺杂的情况下，施 加到至少一个第二掺杂半导体区域28和至少一个第一导电通路89的偏压是恒定负电压。 优选地，恒定负电压的大小约为等于或大于RF信号最大负振幅的大小。换言之，恒定负电 压在任何阶段都比RF信号更负。在此情况下，整个感应电荷层ll充有负电荷。感应电荷 层ll构成耗尽空穴的耗尽区。 在底半导体层10和至少一个第二掺杂半导体区域28具有n型掺杂的情况下，施 加到至少一个第二掺杂半导体区域28和至少一个第一导电通路89的偏压为恒定正电压。 优选地，恒定正电压的大小约为等于或大于RF信号最大正振幅的大小。换言之，恒定正电 压在任何阶段都比RF信号更正。在此情况下，整个感应电荷层ll充有正电荷。感应电荷 层ll构成耗尽电子的耗尽区。 感应电荷层11的厚度在至少一个场效应晶体管中的RF信号的信号频率及时变 化。然而，在RF信号的整个周期内感应电荷层ll自始至终都不处于聚积模式。而是感应 电荷层11整体保持在耗尽模式。通过消除感应电荷层11中电荷极性的变化，归因于电偏 压的感应电荷层11的不变化性质减小了谐波的产生，在没有至少一个第二掺杂半导体区 域28和至少一个导电通路89或没有施加电偏压到其上时，会产生谐波。此外，电偏压增加 了感应电荷层11中耗尽区的平均厚度。因为在耗尽区中没有移动电荷，所以减小了底半导 体层IO和感生电荷层11中涡流的产生，该感生电荷层11由RF信号产生且埋入底半导体 层10内。 虽然耗尽区中的电荷是不移动的，且不对涡流、信号损耗和在至少一个场效应晶 体管以射频操作过程中的谐波的产生有贡献，但是反型区域的少数电荷载流子，如果如现 有技术般形成的话，是移动的，由此造成涡流、信号损耗和谐波的产生。根据本发明，施加电 偏压到至少一个第一掺杂半导体区域18，以排放少数电荷载流子，一旦它们被热产生，以防 止形成反型区。至少一个第一导电通路79提供低电阻电路，其施加电偏压到至少一个第一 掺杂半导体区域18。在底半导体层10为p掺杂的情况下，少数电荷载流子为电子。在底半 导体层10为n掺杂的情况下，少数电荷载流子为空穴。选择施加到至少一个第一掺杂半导 体区域18的偏压的大小和极性以在少数电荷载流子热产生后立即将其有效排放，使得在 至少一个场效应晶体管中的射频信号的所有阶段都防止形成反型区。因此，本发明的结构 消除了所有反型区，使得归因于移动电荷的涡流和谐波的产生被最小化。
如果底半导体层10具有p型掺杂，则至少一个第一掺杂半导体区域18具有n型掺 杂，并且至少一个第二掺杂半导体区域28具有p型掺杂。施加到至少一个第一掺杂半导体 区域18和至少一个第一导电通路79的第一偏压是恒定正电压，并且施加到至少一个第二 掺杂半导体区域28和至少一个第二导电通路87的第二偏压是恒定负电压。在此情况下， 恒定正电压的大小可以约为等于或大于RF信号的最大正振幅的大小。恒定负电压的大小
19可以约为等于或大于RF信号的最大负振幅的大小。 如果底半导体层10具有n型掺杂，则至少一个第一掺杂半导体区域18具有p型掺 杂，并且至少一个第二掺杂半导体区域28具有n型掺杂。施加到至少一个第一掺杂半导体 区域18和至少一个第一导电通路79的第一偏压是恒定负电压，并且施加给至少一个第二 掺杂半导体区域28和至少一个第二导电通路87的第二偏压是恒定正电压。在此情况下， 恒定正电压的大小可以约为等于或大于RF信号的最大正振幅的大小。恒定负电压的大小 可以约为等于或大于RF信号的最大负振幅的大小。 参看图18、19A、19B、20A和20B，通过采用第一实施例的方法获得根据本发明第二 实施例的第二示范性半导体结构，但省略了形成至少一个第二下通路空腔27和至少一个 第二下导电通路37所采用的工艺步骤。因此，在第二实施例中省略了对应于图3的工艺步 骤。图18的第二示范性半导体结构对应于如第一实施例中图9的第一示范性半导体结构 的工艺步骤。底半导体层10、至少一个第一掺杂半导体区域18和至少一个顶半导体部分 32的组成、掺杂和厚度可以与第一实施例中的相同。埋入绝缘体层20和浅沟道隔离结构 33的组成和厚度也可以与第一实施例中的相同。至少一个第一下导电通路47的组成和大 小可以与第一实施例中的相同。 图18是图19A和19B所示的第二示范性半导体结构的第一构造和图20A和20B 所示的第二示范性半导体结构的第二构造的公共垂直截面图。图19A第二示范性半导体结 构的第一构造的俯视图。图19B是第二示范性半导体结构的第一构造沿着图18中的X-X' 平面的水平截面图。图20A是第二示范性半导体结构的第二构造的俯视图。图20B是第二 示范性半导体结构的第二构造沿着图18中的X-X'平面的水平截面图。图19A、19B、20A和 20B中的Z-Z'平面对应于图18所示的第二示范性半导体结构公共垂直截面图的垂直截面 平面。 在图18、19A和19B所示的第二示范性半导体结构的第一构造中，至少一个第一下 导电通路47是导电通路阵列。导电通路阵列中的每个导电通路都与其它导电通路分开，即 不与另一个导电通路邻接。 在图18、20A和20B所示的第二示范性半导体结构的第二构造中，至少一个第一下 导电通路47为单个导电通路，其具有彼此互连的多个导电通路部分。换言之，至少一个第 一下导电通路47包括多个导电通路部分，它们在浅沟道隔离结构33的顶面和至少一个第 一掺杂半导体区域18的顶面之间横向连接。在第二构造中，至少一个第一下导电通路47是 整体构造的单个接触通路，即为一个连续件，并且横向围绕整个至少一个顶半导体部分32， 该至少一个顶半导体部分32中随后形成至少一个场效应晶体管。 参看图21、22和23，至少一个场效应晶体管通过已知的现有技术直接形成在至少 一个顶半导体部分32上。具体地，形成每个场效应晶体管栅极电介质40、栅极电极42和栅 极间隙壁44。再通过采用场效应晶体管的栅极电极42和栅极间隙壁44作为自对准注入 掩模注入掺杂剂，在至少一个顶半导体部分32中形成每个场效应晶体管的源极区域(未示 出)和漏极区域(未示出)。 中段(M0L)电介质层80以与第一实施例相同的方式形成在至少一个场效应晶体 管、至少一个顶半导体部分32、浅沟道隔离结构33和至少一个第一下导电通路47的顶面 上。至少一个第一上导电通路77和第三上导电通路88以与第一实施例相同的方式形成在M0L电介质层80中。 图21是图22所示的第二示范性半导体结构的第一构造和图23所示的第二示范 性半导体结构的第二构造的公共截面图。图22是第二示范性半导体结构的第一构造的修 改俯视图，其中为了清楚起见省略了 M0L电介质层80。图23是第二示范性半导体结构的 第二构造的修改俯视图，其中为了清楚起见省略了 MOL电介质层80。图22和23中的Z-Z' 平面对应于图21所示的第二示范性半导体结构的公共垂直截面图的垂直截面平面。
在图21和22所示的第二示范性半导体结构的第一构造中，至少一个第一上导电 通路77是导电通路阵列。导电通路阵列中的每个导电通路都与其它导电通路分开，即不与 另一个导电通路邻接。 在图21和23所示的第二示范性半导体结构的第二构造中，至少一个第一上导电 通路77是单个导电通路，具有彼此互连的多个导电通路部分。换言之，至少一个第一上导 电通路77包括多个导电通路部分，横向连接在MOL电介质层80的顶面和浅沟道隔离结构 33的顶面之间。在第二构造中，至少一个第一上导电通路77是整体构造的单个接触通路， 并且横向围绕整个至少一个场效应晶体管。在至少一个场效应晶体管是多个场效应晶体管 的情况下，所有的多个场效应晶体管可以由单个接触通路横向包围。 参看图24和25，示出了在可包括射频(RF)开关的至少一个场效应晶体管中以射 频信号操作期间的第二示范性半导体结构。在操作之前，互连层级电介质层90、至少一个 第一互连层级金属线94和第三互连层级金属线98直接形成在M0L电介质层80的顶面上。 互连层级电介质层90的组成和厚度可以与第一实施例中的相同。同样，互连层级电介质层 90和至少一个第一互连层级金属线94的组成和厚度可以与第一实施例中的相同。第三上 导电通路88的每一个都垂直邻接一个第三互连层级金属线98。至少一个第一上导电通路 77的每一个都垂直邻接至少一个第一互连层级金属线94。 至少一个第一下导电通路47和至少一个第一上导电通路77共同构成至少一个第 一导电通路79，其从M0L电介质层80的顶面延伸到埋入绝缘体层20的底面。因此，至少一 个第一导电通路79包括至少一个第一下导电通路47和至少一个第一上导电通路77的垂 直邻接堆叠。每个至少一个第一上导电通路77的底面在基本与顶半导体层30的顶面共面 的水平上垂直邻接至少一个第一下导电通路47之一的顶面。在垂直邻接至少一个第一下 导电通路47之一的至少一个第一下导电通路47的每个底面上出现物理上明显的界面。至 少一个第一下导电通路47和至少一个第一上导电通路77可以包括相同的导电材料或不同 的导电材料。至少一个第一导电通路79直接接触至少一个第一掺杂半导体区域18。
第二示范性半导体结构包括至少一个场效应晶体管，该至少一个场效应晶体管与 第一实施例中的一样，对频率为约3Hz至约300GHz的信号可构成射频开关。特别地，至少 一个场效应晶体管可构成能在VHF、 UHF、 SHF和EHF上操作的射频开关。
在这样高的频率上，因为电容耦合随频率线性增加，所以至少一个场效应晶体管 和底半导体层io之间的电容耦合会变得很显著。至少一个场效应晶体管中的射频信号在 底半导体层10的上部分中引发形成感应电荷层11。在第二实施例中，感应电荷层11直接 形成在埋入绝缘体层11之下，并且根据至少一个场效应晶体管中的射频信号的阶段而包 含正电荷或负电荷。 参看图24，当射频信号的阶段使得多数电荷载流子被排斥离开底半导体层10的上部分时，则感应电荷层ll包括耗尽区域。此外，很强的RF信号吸引少数电荷载流子直接位于埋入绝缘体层20的底面之下。在至少一个顶半导体部分32相对具有p型掺杂的底半导体层10为正电位时，或者在至少一个顶半导体部分32相对具有n型掺杂的底半导体层10为负电位时，这种情况会发生。尽管耗尽区域包括电荷，但是该耗尽区域中的电荷不移动，并且不对涡流或RF信号谐波的产生有贡献。在现有技术中，少数电荷载流子的聚积，如果不阻止的话，则会提供反型区域，而其对RF信号的电磁场响应，并且产生涡流和RF信号的谐波。根据本发明，少数电荷载流子一旦热产生，就通过至少一个第一导电通路79和至少一个掺杂半导体区域18排放，从而防止少数电荷载流子的聚积和反型区域的形成，从而减少涡流、信号损耗和RF信号谐波的产生。 通常，感应电荷层11的厚度在至少一个场效应晶体管中的信号频率及时变化。换
言之，感应电荷层11中厚度变化的频率是至少一个场效应晶体管中信号的射频。 如果底半导体层10具有p型掺杂，则施加到至少一个第一掺杂半导体区域18和
至少一个第一导电通路79的偏压是恒定正电压。在一种情况，恒定正电压的大小约为等于
或大于RF信号的最大正振幅的大小，以保证快速排放少数电荷载流子，并且防止形成反型区域。 如果底半导体层10具有n型掺杂，则施加到至少一个第一掺杂半导体区域18和至少一个第一导电通路79的偏压为恒定负电压。在一种情况下，恒定负电压的大小约为等于或大于RF信号的最大负振幅的大小，以保证快速排放少数电荷载流子，并且防止形成反型区域。 参看图25，当射频信号的相使得多数电荷载流子被吸引到底半导体层10的上部分时，感应电荷层11'包括聚积区域14。在至少一个顶半导体部分32相对具有p型掺杂的底半导体层10为负电位时，或者在至少一个顶半导体部分32相对具有n型掺杂的底半导体层10为正电位时，这种情况会发生。 可选择地，底半导体层IO可以通过底半导体层IO本体电偏置到恒定电压，以最小化聚积区域14的厚度，或者防止产生聚积区域，从而一直保持感应电荷层11为耗尽区域(见图24)。这里明确考虑了这样的变化。 参看图26，根据本发明第三实施例的第三示范性半导体结构包括半导体基板8、形成在其上的至少一个场效应晶体管和中段(M0L)电介质层80。与第一实施例中的一样，半导体基板8包括底半导体层10、埋入绝缘体层20和顶半导体层30。顶半导体层30包括至少一个顶半导体部分32和浅沟道隔离结构33。 底半导体层10、埋入绝缘体层20和顶半导体层30的组成和厚度可以与第一实施例中的相同。底半导体层10的电阻率也可以与第一实施例中的相同。浅沟道隔离区域33可与第一实施例中一样，具有相同的组成，并且可以由相同的方法形成。
至少一个场效应晶体管通过现有技术的已知方法形成在至少一个顶半导体部分32上。具体地，形成每个场效应晶体管的栅极电介质40、栅极电极42和栅极间隙壁44。再通过采用场效应晶体管的栅极电极42和栅极间隙壁44为自对准注入掩模注入掺杂剂，在至少一个顶半导体部分32中形成每个场效应晶体管的源极区域(未示出)和漏极区域(未示出)。中段(MOL)电介质层80形成在至少一个场效应晶体管、至少一个顶半导体部分32和浅沟道隔离结构33上。MOL电介质层80可以包括与第一实施例相同的材料，并且具有相同的厚度。 参看图27，光致抗蚀剂67被施加到M0L电介质层80的顶面，并且光刻图案化以形成至少一个开口 0。在透明的俯视图中，至少一个开口 O的每一个都位于至少一个顶半导体部分32区域以外，浅沟道隔离结构33区域以内。光致抗蚀剂67中至少一个开口 0的图案通过各向异性蚀刻转移到MOL电介质层80中，该各向异性蚀刻可以是反应离子蚀刻。光致抗蚀剂67用作各向异性蚀刻的蚀刻掩模。至少一个通路空腔59形成在光致抗蚀剂67中的至少一个开口 O之下。 各向异性蚀刻穿过浅沟道隔离结构33的顶面、穿过埋入绝缘体层20的顶面继续进行，并且至少到达底半导体层10的顶面。优选地，各向异性蚀刻对底半导体层10的半导
体材料是选择性的。例如，如果底半导体层io包括硅，则可以采用对于硅选择性的去除诸
如氧化硅的电介质材料的各向异性蚀刻，以提供停止在底半导体层10的顶面上的选择性蚀刻。 底半导体层10的顶面暴露在每个至少一个通路空腔59的底部。至少一个通路空腔59的每一个都穿过MOL电介质层80、浅沟道隔离结构33和埋入绝缘体层20而形成。换言之，至少一个第二通路空腔57的每一个都从MOL电介质层80的顶面延伸穿过MOL电介质层80、浅沟道隔离结构33和埋入绝缘体层20，并且到达底半导体层10的顶面。随后去除光致抗蚀剂67。 在第三示范性半导体结构的第一构造中，至少一个通路空腔59为通路空腔阵列。
该通路空腔阵列中的每个通路空腔都是离散的通路空腔，不邻接另一个通路空腔。 在第三示范性半导体结构的第二构造中，至少一个通路空腔59是单个通路空腔，
具有彼此互连的多个通路空腔部分。换言之，至少一个通路空腔59包括多个通路空腔部
分，其横向连接在MOL电介质层80的顶面和底半导体层10的顶面之间。 参看图28，通过将第一导电类型的掺杂剂注入底半导体层10的暴露部分，形成至
少一个第一掺杂半导体区域18。由于注入掺杂剂的横向扩散，至少一个掺杂半导体区域横
向延伸到至少一个通路空腔59区域以外，并且垂直邻接埋入绝缘体层20的底面。可以采
用与第一实施例相同的离子注入方法。至少一个掺杂半导体区域的每一个都垂直邻接至少
一个通路空腔59的底面和埋入绝缘体层20的底面。在底半导体层10包括单晶半导体材
料的情况下，至少一个第一掺杂半导体区域18也是单晶的。 至少一个第一掺杂半导体区域18的厚度可以为约10nm至约600nm，并且典型地为约50nm至约300nm，尽管在此也考虑到较小和较大的厚度。至少一个第一掺杂半导体区域18典型地被重掺杂以降低电阻率。至少一个第一掺杂半导体区域18可以具有约1. 0 X 1019/cm3至约1. OX 1021/cm3的掺杂剂浓度，尽管在此也考虑到较小和较大的掺杂浓度。随后，去除对于MOL电介质层80、浅沟道隔离区域33的暴露侧壁、埋入绝缘体层20的暴露侧壁和至少一个第一掺杂半导体区域18选择性地去除光致抗蚀剂67。 参看图29、30A、30B、31A和31B，至少一个第一导电通路79形成在MOL电介质层80中。图29是图30A和30B所示的第三示范性半导体结构的第一构造和图31A和31B所示的第三示范性半导体结构的第二构造的公共垂直截面图。图30A是第三示范性半导体结构的第一构造的修改俯视图，其中为了清楚起见省略了 MOL电介质层80。图30B是第三示范性半导体结构的第一构造沿着图29中的X-X'平面的水平截面图。图31A是第三示范性半导体结构的第二构造的修改俯视图，其中为了清楚起见省略了 M0L电介质层80。图31B是第三示范性半导体结构的第二构造沿着图29中的X-X'平面的水平截面图。图30A、30B、31A和31B中的Z-Z'平面对应于图29所示的第三示范性半导体结构的公共垂直截面图的垂直截面平面。 具体地，导电材料沉积在至少一个通路空腔59中。导电材料可以是掺杂的半导体材料或金属材料。例如，导电材料可以是掺杂的多晶硅、包含掺杂硅的半导体材料、掺杂化合物半导体材料、元素金属、至少两个元素金属的合金、导电金属的氮化物等。例如，通过化学机械抛光(CMP)、凹陷蚀刻或其结合，去除MOL电介质层80的顶面上面的剩余导电材料。导电材料在至少一个通路空腔59中的保留部分构成至少一个第一导电通路79。至少一个第一导电通路79的每一个都从MOL电介质层80的顶面延伸到至少一个第一掺杂半导体区域18的顶面。 在图30A和30B所示的第三示范性半导体结构的第一构造中，至少一个第一导电通路79是导电通路阵列。该导电通路阵列中的每个导电通路都与其它导电通路分开，即不邻接另一个导电通路。 在图31A和31B所示的第三示范性半导体结构的第二构造中，至少一个第一导电通路79是单个导电通路，具有彼此互连的多个导电通路。换言之，至少一个第一导电通路79包括多个导电通路部分，横向连接在M0L电介质层80的顶面和底半导体层10的顶面之间。在第二构造中，至少一个第一导电通路79是整体构造的单个接触通路，即为一个连续件，并且横向围绕整个至少一个场效应晶体管。在至少一个场效应晶体管为多个场效应晶体管的情况下，所有的多个场效应晶体管可以由单个接触通路包围。 参看图32、33和34，第三上导电通路88形成在M0L电介质层80中。图32是图33所示的第三示范性半导体结构的第一构造和图34所示的第三示范性半导体结构的第二构造的公共垂直截面图。图33是第三示范性半导体结构的第一构造的修改俯视图，其中为了清楚起见省略了 M0L电介质层80。图34是第三示范性半导体结构的第二构造的修改俯视图，其中为了清楚起见省略了 M0L电介质层80。图33和34中的Z-Z'平面对应于图32中的第三示范性半导体结构的公共垂直截面图的垂直截面平面。 第三上导电通路88接触半导体器件，该半导体器件包括位于顶半导体层30之上和其中的至少一个场效应晶体管。第三上导电通路88不延伸到顶半导体层30的底面之下。通过光刻法和各向异性蚀刻，接着填充诸如掺杂的半导体材料或金属材料的导电材料并平坦化，形成第三上导电通路88。第三上导电通路88可以直接形成在至少一个场效应晶体管的源极区域(未单独示出)、漏极区域(未单独示出)和栅极电极42上。源极区域和漏极区域位于至少一个顶半导体部分32中。 参看图35，互连层级电介质层90、至少一个第一互连层级金属线94和第三互连层级金属线98以与本发明实施例相同的方式形成。第三示范性半导体结构以与上述第二示范性半导体结构(例如，图24和25的第二示范性半导体结构)相同的方式操作。
图36示出了例如半导体IC逻辑设计、模拟、测试、布局和制造中采用的示范性设计流程900的框图。设计流程900包括用于处理设计结构或装置的程序和机制，以生成逻辑上或其他功能上与以上描述的并显示在图2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35的设计结构和/或装置的等价表达。通过设计流程900处理和/或生成的设计结构可以在机器可读的传输或存储介质上编码，以包括数据和/或指令，当在数据处理系统上执行或者处理该数据和/或指令时，生成硬件元件、电路、装置或系统的逻辑、结构、机械或功能上的等价表达。设计流程900可以根据设计的表达类型而变化。例如，构建特定用途集成电路(ASIC)的设计流程可与设计标准元件的设计流程900不同，或者与具体化该设计成为可编程阵列的设计流程900不同，该可编程阵列例如为Altera Inc.或Xilinx⑧Inc.提供的可编程门阵列(PGA)或场可编程门阵列(FPGA)。 图36示出了多个这样的设计结构，其包括优选由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理的逻辑模拟设计结构，以产生硬件装置的逻辑等效功能表达。设计结构920也可以或者选择性包括数据和/或程序指令，当被设计程序910处理时，产生硬件装置的物理结构的功能表达。无论表达功能和/或结构设计特征，设计结构920都可以采用诸如由核心开发商/设计者执行的电子计算机辅助设计(ECAD)产生。在机器可读的数据传输、门阵列或存储介质上编码时，设计过程910内的一个或多个硬件和/或软件模块可以存取和处理设计结构920，以模拟或另外功能性表达诸如图2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35所示的电子元件、电路、电子或逻辑模块、设备、装置或系统。这样，设计结构920可以包括文件或数据结构，其包括人和/或机器可读的源代码、编译结构和可计算机执行码结构，当由设计或模拟数据处理系统处理时，功能模拟或表达电路或其它级别的硬件逻辑设计。这样的数据结构可以包括硬件描述语言(HDL)设计实体或者其它与诸如Verilog和VHDL的下级HDL设计语言和/或诸如C或C++的高级设计语言相符和/或兼容的数据结构。 设计程序910优选采用并包括硬件和/或软件模块，用于合成、转换或处理与图2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35所示的元件、电路、装置或逻辑结构功能性等效的设计/模拟，以产生可包含诸如设计结构920的设计结构的连线表(Netlist)980。连线表980可以包括例如，表达在集成电路设计中描述连接到其它元件和
电路的线路列表、分立元件、逻辑门、控制电路、i/o装置、模块等的编译或处理的数据结构。
连线表980可以采用迭代过程来合成，其中连线表980根据装置的设计规范和参数再合成一次或多次。与这里描述的其它设计类型一样，连线表980可以记录在机器可读的数据存储介质上，或编程为可编程门阵列。该介质可以是诸如磁盘或光盘驱动、可编程门阵列、微型闪存(compact flash)或其它闪存的非易失存储介质。此外，或者作为选择地，该介质可以是系统或缓冲存储器、缓冲空间或者电学或光学导通装置和材料，其上可通过互联网或者其它适合的网络装置传输和在中间存储数据包。 设计程序910可以包括硬件和软件模块，用于处理包括连线表980的各种输入数据结构类型。这样的数据结构类型可以驻留于例如程序库元件930中，并且对于给定的制造技术(例如，不同技术节点，32nm、45nm、90nm等)，包括一组常用的元件、电路和装置，包括模型、布局和符号表达。数据结构类型还可以包括设计规范940、特征数据950、验证数据960、设计原则970和测试数据文件985，该测试数据文件985可包括输入测试方式、输出测试结果和其它测试信息。设计程序910还可包括例如应力分析、热分析、机械事件模拟、用于诸如铸造、模铸和压模成型等的操作程序模拟的标准的机械设计程序。机械设计领域的普通技术人员可认识到设计程序910中采用的可能的机械设计工具和应用程序的范围，而不脱离本发明的范围和精神。设计程序910也可以包括执行标准电路设计处理的模块，如
25定时分析、验证、设计准则检测、放置和布线操作等。 设计程序910采用并包括逻辑和物理设计工具，如HDL编译程序和模拟建模工具，以与某些或所有描述的支持数据结构以及任何其它机械设计或数据(如果可用) 一起处理设计结构920，以生成第二设计结构990。设计结构990驻留于存储介质或可编程门阵列上，其数据形式用于交换机械装置和结构的数据(例如，以IGES、 DXF、 Parasolid XT、 JT、DRG或存储或表达这样的机械设计结构的任何其它合适的形式存储的信息)。与设计结构920相类似，设计结构990优选包括一个或多个文件、数据结构或其它计算机编码的数据或者指令，其驻留于传输或数据存储介质上，且其用ECAD系统处理时，产生图2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35所示的一个或多个本发明实施例的逻辑或功能的等效形式。在一个实施例中，设计结构990可以包括编译的、可执行的HDL模拟模型，其功能性地模拟图2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35所示的装置。
设计结构990也可以采用用于交换集成电路的布局数据交换的数据格式和/或符号数据格式(例如，存储在GDSII (GDS2) 、GL1、0ASIS、映像文件或者用于存储这样设计数据结构的任何其它合适格式的信息)。设计结构990可以包括这样的信息，诸如符号数据、映像文件、测试数据文件、设计内容文件、制造数据、布局参数、配线、金属层级、通路、形状、经由生产线的布线的数据，和制造者或其它设计者/开发者所需的任何其它数据，以生产上面所述并在图2-18、19A、19B、20A、20B、21-29、30A、30B、31A、31B和32-35中显示的装置或结构。然后，设计结构990进行到阶段995，例如，设计结构990 :执行到下线(tape-out)，投放到制造、投放到掩模厂、投放到另一个设计厂，返给客户等。 尽管本发明就具体的实施例进行了描述，但是由前面的描述显而易见的是众多替换、修改和变化对本领域的技术人员是明显的。因此，本发明旨在包括所有落入本发明以及所附的权利要求的范围和精神之中的替换、修改和变化。
权利要求
一种形成半导体结构的方法，包括在绝缘体上半导体基板的顶半导体层上形成至少一个场效应晶体管，该绝缘体上半导体基板包括具有第一导电类型掺杂的底半导体层；在所述顶半导体层中形成浅沟道隔离结构，其中所述浅沟道隔离结构横向邻接和围绕所述至少一个场效应晶体管；在底半导体层中形成掺杂半导体区域，其中所述掺杂半导体区域邻接所述埋入绝缘体层，并且具有第二导电类型掺杂，其中所述第二导电类型与所述第一导电类型相反，并且其中所述掺杂半导体区域的至少一部分位于所述至少一个场效应晶体管一部分之下；在所述至少一个场效应晶体管和所述浅沟道隔离结构上形成中段电介质层；并且形成至少一个导电通路，其从所述中段电介质层的顶面延伸通过所述中段电介质层、所述浅沟道隔离结构、埋入绝缘体层而达到所述掺杂半导体区域。
2. 如权利要求1所述的方法，还包括形成至少一个通路空腔，其从所述中段电介质层的所述顶面延伸到所述底半导体层的 所述顶面；并且用导电材料填充所述至少一个通路空腔，其中所述至少一个导电通路由填充所述至少 一个通路空腔的所述导电材料形成。
3. 如权利要求1所述的方法，其中所述至少一个导电通路的每一个都是整体构造的， 并且从所述中段电介质层的所述顶面延伸到所述第一掺杂半导体区域的顶面和所述第二 掺杂半导体区域的顶面之一。
4. 如权利要求1所述的方法，还包括形成至少一个通路空腔，其从所述浅沟道隔离结构的顶面延伸到所述底半导体层的所 述顶面；并且用导电材料填充所述至少一个通路空腔，其中至少一个下导电通路由填充所述至少一 个通路空腔的所述导电材料形成。
5. 如权利要求1所述的方法，其中所述至少一个导电通路的每一个都包括下接触通路 和上接触通路的垂直邻接堆叠，其中所述上导电通路的顶面延伸到所述中段电介质层的所 述顶面，并且所述下导电通路的底面延伸到所述底半导体层的所述顶面。
6. 如权利要求1所述的方法，其中所述至少一个导电通路包括整体构造的接触通路， 并且横向围绕整个所述至少一个场效应晶体管。
7. —种形成半导体结构的方法，包括在绝缘体上半导体基板的顶半导体层上形成至少一个场效应晶体管，该绝缘体上半导 体基板包括具有第一导电类型掺杂的底半导体层；在所述顶半导体层中形成浅沟道隔离结构，其中所述浅沟道隔离结构横向邻接和围绕 所述至少一个场效应晶体管；在所述底半导体层中形成第一掺杂半导体区域，其中所述第一掺杂半导体区域邻接所 述埋入绝缘体层，并且具有第二导电类型掺杂，其中所述第二导电类型与所述第一导电类 型相反；在所述底半导体层中形成第二掺杂半导体区域，其中所述第二掺杂半导体区域邻接所 述埋入绝缘体层，并且具有所述第一导电类型掺杂；在所述至少一个场效应晶体管和所述浅沟道隔离结构上形成中段电介质层； 形成至少一个第一导电通路，其从所述中段电介质层的顶面延伸通过所述中段电介质层、所述浅沟道隔离结构、所述埋入绝缘体层而到达所述掺杂半导体区域；并且形成至少一个第二导电通路，从所述中段电介质层的所述顶面延伸通过所述中段电介质层、所述浅沟道隔离结构、所述埋入绝缘体层而到达所述掺杂半导体区域。
8. 如权利要求7所述的方法，还包括形成至少两个通路空腔，其从所述中段电介质层的所述顶面延伸到所述底半导体层的 所述顶面；并且用导电材料填充所述至少两个通路空腔，其中所述至少一个第一导电通路和所述至少 一个第二导电通路由填充所述至少两个通路空腔的所述导电材料形成。
9. 如权利要求7所述的方法，其中所述至少一个第一导电通路和所述至少一个第二导 电通路的每一个都是整体构造的，并且从所述中段电介质层的所述顶面延伸到所述底半导 体层的所述顶面。
10. 如权利要求7所述的方法，还包括形成至少两个通路空腔，其从所述浅沟道隔离结构的顶面延伸到所述底半导体层的所 述顶面；并且用导电材料填充所述至少两个通路空腔，其中至少两个下导电通路由填充所述至少两 个通路空腔的所述导电材料形成，其中所述至少两个下导电通路之一构成所述至少一个第 一导电通路之一的一部分，并且所述至少两个下导电通路的另一个构成所述至少两个导电 通路之一的一部分。
11. 如权利要求7所述的方法，其中所述至少一个第一导电通路和所述至少一个第二 导电通路的每一个都包括下接触通路和上接触通路的垂直邻接堆叠，其中所述上导电通路 的顶面延伸到所述中段电介质层的所述顶面，并且所述下导电通路的底面延伸到所述第一 掺杂半导体区域的顶面和所述第二掺杂半导体区域的顶面之一。
12. —种操作半导体器件的方法，包括 提供半导体器件，其包括绝缘体上半导体基板，包括顶半导体层、埋入绝缘体层和具有第一导电类型掺杂的底 半导体层；至少一个场效应晶体管，位于所述顶半导体层上； 浅沟道隔离结构，横向邻接所述至少一个场效应晶体管；掺杂半导体区域，嵌入所述底半导体层中，邻接所述埋入绝缘体层，并且具有第二导电 类型掺杂，其中所述第二导电类型与所述第一导电类型相反；以及至少一个导电通路，从中段电介质层的顶面延伸通过所述中段电介质层、所述浅沟道 隔离结构、埋入绝缘体层而到达所述掺杂半导体区域的顶面；施加射频信号到所述至少一个场效应晶体管，其中感应电荷层直接形成在所述埋入绝 缘体层的下面；以及电偏置所述掺杂半导体区域和所述至少一个导电通路，其中所述掺杂半导体区域邻接 所述感应电荷层内的耗尽区，并且在所述射频信号的整个周期排放所述底半导体层的少数 电荷载流子。
13. 如权利要求12所述的方法，其中所述至少一个场效应晶体管构成频率为约3Hz至 约300GHz的信号的射频开关。
14. 如权利要求12所述的方法，其中所述底半导体层具有p型掺杂，所述掺杂半导体区 域具有n型掺杂，并且其中施加给所述掺杂半导体区域和所述至少一个导电通路的偏压是 恒定正电压，其中所述恒定正电压的大小约等于或大于所述RF信号的最大正振幅的大小。
15. 如权利要求12所述的方法，其中所述底半导体层具有n型掺杂，所述掺杂半导体区 域具有P型掺杂，并且其中施加到所述掺杂半导体区域和所述至少一个导电通路的偏压是 恒定负电压，其中所述恒定负电压的大小约等于或大于所述RF信号的最大负振幅的大小。
16. —种半导体结构，包括绝缘体上半导体基板，包括顶半导体层、埋入绝缘体层和具有第一导电类型的底半导 体层；至少一个场效应晶体管，位于所述顶半导体层上； 浅沟道隔离结构，横向邻接所述至少一个场效应晶体管；掺杂半导体区域，嵌入所述底半导体层中，邻接所述埋入绝缘体层，并且具有第二导电 类型掺杂，其中所述第二导电类型与所述第一导电类型相反，其中所述掺杂半导体区域的 一部分位于所述至少一个场效应晶体管的一部分之下；以及至少一个导电通路，从中段电介质层的顶面延伸通过所述中段电介质层、所述浅沟道 隔离结构、埋入绝缘体层而到达所述掺杂半导体区域的顶面。
17. 如权利要求16所述的半导体结构，其中所述掺杂半导体被电偏置一个电压，其大小大于所述至少一个场效应晶体管中的信号在所述底半导体层中感生的最大表面电势。
18. 如权利要求16所述的半导体结构，其中所述至少一个导电通路的每一个都是整体 构造的，并且从所述中段电介质层的所述顶面延伸到所述掺杂半导体区域的所述顶面。
19. 如权利要求16所述的半导体结构，还包括由施加到所述至少一个场效应晶体管的 射频信号所感生的感应电荷层，其邻接所述第二掺杂区域，位于所述底半导体层的上部分 中，并且包括所述底半导体层的少数电荷载流子的电荷。
20. 如权利要求19所述的半导体结构，其中整个所述感应电荷层在所述频率的整个周期内自始至终处于耗尽模式，而不被驱动为聚积模式或者反型模式。
21. —种半导体结构，包括绝缘体上半导体基板，包括顶半导体层、埋入绝缘体层和具有第一导电类型掺杂的底 半导体层；至少一个场效应晶体管，位于所述顶半导体层上； 浅沟道隔离结构，横向邻接所述至少一个场效应晶体管；第一掺杂半导体区域，嵌入所述底半导体层中，邻接所述埋入绝缘体层，并且具有第二 导电类型掺杂，其中所述第二导电类型与所述第一导电类型相反；第二掺杂半导体区域，嵌入所述底半导体层中，邻接所述埋入绝缘体层，并且具有所述 第一导电类型掺杂，而不邻接所述第一掺杂半导体区域；至少一个第一导电通路，从中段电介质层的顶面延伸通过所述中段电介质层、所述浅 沟道隔离结构、所述埋入绝缘体层而到达所述第一掺杂半导体区域的顶面；以及至少一个第二导电通路，从所述中段电介质层的顶面延伸通过所述中段电介质层、所述浅沟道隔离结构、所述埋入绝缘体层而到达所述第二掺杂半导体区域的顶面。
22. 如权利要求21所述的半导体结构，其中所述第一掺杂半导体区域位于所述至少一 个场效应晶体管一部分之下。
23. 如权利要求21所述的半导体结构，其中所述至少一个第一导电通路和所述至少一 个第二导电通路的每一个都包括下接触通路和上接触通路的垂直邻接堆叠，其中所述上导 电通路的顶面延伸到所述中段电介质层的所述顶面，并且所述下导电通路的底面延伸到所 述掺杂半导体区域的所述顶面。
24. 如权利要求21所述的半导体结构，其中所述至少一个第一导电通路包括整体构造 的接触通路，并且横向围绕整个所述至少一个场效应晶体管。
25. 如权利要求21所述的半导体结构，还包括由施加到所述至少一个场效应晶体管的 射频信号感生的感应电荷层，其位于所述底半导体层的上部分中，并且包括邻接所述第二 掺杂区域的耗尽区。
全文摘要
与底半导体层具有相反导电类型的掺杂接触区域设置在底半导体层中的埋入绝缘体层下。至少一个导电通路结构从互连层级金属线延伸通过中段(MOL)电介质层、顶半导体层中的浅沟道隔离结构和埋入绝缘体层，并且到达该掺杂接触区域。该掺杂接触区域被偏置电压，该电压为RF开关的峰值电压或与其接近，以去除感生电荷层内的少数电荷载流子。少数电荷载流子通过该掺杂接触区域和至少一个导电通路结构排放。快速排放感生电荷层中的可移动电荷减少了RF开关中的谐波产生和信号衰减。还提供半导体结构的设计结构。
文档编号H01L23/52GK101764092SQ20091022177
公开日2010年6月30日 申请日期2009年11月16日 优先权日2008年12月23日
发明者爱德华·J·诺瓦克, 石云, 詹姆斯·A·斯林克曼, 阿兰·B·伯图拉, 阿尔文·J·约瑟夫 申请人:国际商业机器公司