专利名称：降低集成电路电感值的系统和方法
技术领域：
本发明涉及集成电路，特别涉及一种降低集成电路电感值的系统和方法。
背景技术：
集成电路及/或封装包含多条迹线(trace)以耦合不同的组件。芯片封装的接线 (bondwire)，或芯片上的迹线通常具有大电感特性。在高频时，该大电感特性会造成强烈的 射频震荡(RF swing)。此外，该大电感特性会增加宽带应用的匹配的困难度。传统降低迹线电感值的方法是并联多个接线或迹线。在此方法中，电磁耦合因子 (magnetic coupling factor)K对降低所述并联的接线或迹线电感值具有负面的效应。图 1显示传统降低接线或迹线电感值的方法。Ll至L4可为芯片接线、芯片上布局迹线或板材 迹线。若Ll至L4为接线，Pl及P2连接至晶粒上结合垫(bondpad)，而P3及P4连接至封 装引线。若Ll至L4为芯片或板材上不同的迹线，Pl及P2为不同的输入，而P3及P4为不 同的输出。传统降低电感值的方法是并联Ll及L2(或L3及L4)以降低Pl至P3 (或P2至 P4)的等效电感值。假设Ll至L4的电感值皆为L，且电感耦合因子为K。若电感耦合因子K等于0，则 Pl至P3(或P2至P4)的等效电感值Lpp为L/2。若电感耦合因子K不等于0，则所述接线 或迹线的磁场将增强彼此以使所述等效电感值Lpp大于L/2。据此，该电感耦合因子K越 大，则所述等效电感值Lpp越大。因此，并联接线的方法并不能保证能降低电感值。因此，在某些情况下，传统方法将无法降低电感值。若电感耦合因子K越大，则等 效电感值Lpp越大。据此，业界所需要的是一种系统及方法以可克服上述问题。本发明即 可解决上述需求。
发明内容
本发明揭示一种降低集成电路电感值的系统及方法。该系统及方法包含提供一 第一差动线，其包含一第一输入和一第一输出，该第一差动线包含至少两条并联耦合的接 线或迹线。该系统及方法还包含提供一第二差动线，其包含一第二输入和一第二输出，该第 二差动线包含至少两条并联耦合的接线或迹线，该第一差动线和该第二差动线具有相反的 极化方向。该系统及方法进一步包含交叉耦合该第一输入和该第二输入，并交叉耦合该第 一输出和该第二输出以减少所述接线或迹线造成的电感值。根据本发明的一技术是利用耦合因子K以降低电感值。通过改变所述差动接线或 迹线的输入顺序，所述接线或迹线的电磁耦合因子K可用以降低线的电感值。
图1显示传统降低接线或迹线电感值的方法；图2显示根据本发明的系统及方法以降低接线或迹线的电感值；图3显示根据本发明的方法及传统方法的模拟结果；
图4显示根据本发明的系统用于功率放大器的输出匹配的应用；以及图5显示根据本发明的系统延伸至广泛的应用。主要组件符号说明Pl ^ P4接点
Ll ^ L4接线或迹线
Pl' P4'接点
Ll' L4'接线或迹线
Pl" P4"接点
Li" L4〃接线或迹线
Vdd供应电压
具体实施例方式本发明涉及集成电路，特别涉及降低集成电路的寄生电感。以下叙述的表示是为 使本发明的本领域技术人员能了解其内容并可据以实施，且提供于本发明的说明书中。优 选实施例的不同修改和在此描述的一般性原则和特点对于本领域技术人员而言是明显的。 因此，本发明不应受限于所示的实施例，而应基于上述原则和特点给予一致性的最宽广的 范围。在本发明的一实施例中，封装的输出和输入交叉耦合。据此，由于相邻的接线或迹 线的磁场会互相抵销，该耦合因子K将有助降低电感值而非增加电感值。为揭示本发明的 特性，可参考以下的叙述及其相关图式。图2显示根据本发明的系统及方法以降低接线或迹线的电感值。如图2所示，输 入Pl'和输入P2'交叉耦合。相似的，输出P3'和输出P4'交叉耦合。若耦合因子K等于0，则Pl至P3(或P2至P4)的等效电感值Lpp仍为L1*L2/ (L1+L2) =L/2。然而，若耦合因子K不等于0，则等效电感值Lpp小于L/2。在本实施例中， 等效电感值Lpp正比于(Ι-k)，其中0<k< 1。从上式中可看出，若耦合因子K越大，则等 效电感值Lpp越小。因此，若输入和输出交叉耦合，则耦合因子K将有助降低电感值。图3显示本发明的方法及传统方法的模拟结果。Y轴为Pl至P3(或P2至P4)的 等效电感值Leff。假设Ll至L4的电感值皆为6nH，耦合因子K介于0至0.6之间。当耦 合因子K为0时，本发明的方法及传统方法所提供的等效电感值Leff皆等于3nH。随着耦 合因子K增加，本发明的方法所提供的电感值远比传统方法所提供的电感值小。图4显示用于功率放大器的输出匹配的应用。Pl"和P2"连接至芯片上的结合 垫，而所述结合垫连接至功率放大器的漏极。所述接线Li"和L4"作为射频以支持直流 电流至该功率放大器，且所述接线Li"和L4"连接至封装上直流供应电压(Vdd)的接线。 P3"和P4"为封装接线，并连接至板材上的输出匹配网络。Pl"和P2"的交叉耦合将大幅 降低Pl和P3(或P2和P4)间的等效电感值。因此，该功率放大器具有较宽带的匹配且能 够不受组件变异的影响。图5显示一更广泛应用的示意图，其中共有N条具有交叉耦合的输入和输出的接 线或迹线。据此，如图5所示，所述多个输入和输出可交叉耦合以进一步降低电磁耦合。本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不 限于实施例所揭示的，而应包括各种不背离本发明的替换及修饰，并为本发明的权利要求 书所涵盖。
权利要求
一种降低集成电路电感值的方法，包含提供一第一差动线，包含一第一输入和一第一输出，该第一差动线包含至少两条并联耦合的接线或迹线；提供一第二差动线，包含一第二输入和一第二输出，该第二差动线包含至少两条并联耦合的接线或迹线，该第一差动线和该第二差动线具有相反的极化方向；以及交叉耦合该第一输入和该第二输入，并交叉耦合该第一输出和该第二输出以减少所述接线或迹线造成的电感值。
2.根据权利要求1所述的方法，其中该第一输入和该第二输入耦合至一晶粒上的结合 垫，而该第一输出和该第二输出耦合至封装接线。
3.根据权利要求1所述的方法，其中该第一输入和该第二输入耦合至一晶粒上的结合 垫，而该第一输出和该第二输出耦合至一输出功率匹配网络。
4.一种降低集成电路电感值的系统，包含一第一差动线，包含一第一输入和一第一输出，该第一差动线包含至少两条并联耦合 的接线或迹线；以及一第二差动线，包含一第二输入和一第二输出，该第二差动线包含至少两条并联耦合 的接线或迹线，该第一差动线和该第二差动线具有相反的极化方向；其中该第一输入和该第二输入交叉耦合，且该第一输出和该第二输出交叉耦合以减少 所述接线或迹线造成的电感值。
5.根据权利要求4所述的系统，其中该第一输入和该第二输入耦合至一晶粒上的结合 垫，而该第一输出和该第二输出耦合至封装接线。
6.根据权利要求4所述的系统，其中该第一输入和该第二输入耦合至一晶粒上的结合 垫，而该第一输出和该第二输出耦合至一输出功率匹配网络。
全文摘要
本发明公开了一种降低集成电路电感值的系统及方法。该系统及方法包含提供一第一差动线，其包含一第一输入和一第一输出，该第一差动线包含至少两条并联耦合的接线或迹线。该系统及方法还包含提供一第二差动线，其包含一第二输入和一第二输出，该第二差动线包含至少两条并联耦合的接线或迹线，该第一差动线和该第二差动线具有相反的极化方向。该系统及方法进一步包含交叉耦合该第一输入和该第二输入，并交叉耦合该第一输出和该第二输出以减少所述接线或迹线造成的电感值。根据本发明的一技术利用耦合因子K以降低电感值。通过改变所述差动接线或迹线的输入顺序，所述接线或迹线的电磁耦合因子K可用以降低线的电感值。
文档编号H01L23/48GK101950727SQ20091026099
公开日2011年1月19日 申请日期2009年12月18日 优先权日2009年7月9日
发明者姚卫军 申请人:雷凌科技(新加坡)有限公司