专利名称：闪存器及其制造方法
技术领域：
本申请涉及一种闪存器及其制造方法。
背景技术：
—般来说，即使电源断开，非易失性存储器也能保留数据。因此，非易失性存储器 主要用于PC的基本输入输出系统(bios)、机顶盒、打印机和网络服务器的数据存储。近来， 非易失性存储器还用于数字摄像机和移动电话中。 在所述多种非易失性存储器中，电可擦可编程只读存储器(EEPR0M)型闪存器 (flash memory device)可一次性擦除存储器单元中的数据，或者根据扇区单元擦除数据。 在编程时，闪存器从漏极产生沟道热电子并将该电子释放到浮置栅极中，因而增加了单元 晶体管的阈值电压。 在擦除时，闪存器在源极/衬底与浮置栅极之间产生高压，以从浮置栅极发射电 子，使得能够降低单元晶体管(cell transistor)的阈值电压。 近来，随着高集成度的快速执行，需要减小单元尺寸。目前EEPR0M通道氧化物单 元(ET0X)具有最小的单元尺寸并且具有其中堆叠两个多晶硅图案的阵列结构。所述两个 多晶硅图案的下多晶硅图案可以作为浮置栅极，并且上多晶硅图案可以作为选择栅极。
在该结构中，可能会发生过度擦除。 为了解决过度擦除，使用具有分栅结构(split gate structure)的单元。
尽管通过使用分栅结构已经解决了过度擦除的问题，但是由于浮置栅极和控制栅 极之间的对准误差(misalignment)，使得作为选择栅极的晶体管的栅极长度会随着对准误 差程度而发生改变，从而会影响擦除状态。因此，会在电流分配(current distribution) 时产生误差。换句话说，单元之间无法呈现一致的特性(uniform characteristics)。
如果使用公共源极结构减小单元尺寸，那么排列在源极线的每个侧边的偶/奇字 线的电流会发生改变。 如上所述，当形成栅极时，擦除电流和耦合率(coupling ratio)会随着光照工艺 和重叠(overlay)的变化而变化，使得在单元之间无法确保一致的擦除特性，并且闪存器 的可靠性会下降。
发明内容
本发明实施例提供一种闪存器及其制造方法，通过在使用分栅结构的EEPROM 通道氧化物单元(ET0X)型闪存器中形成自对准分栅结构(self-aligned split gate structure)，能够在单元之间提供一致的擦除特性。 本发明实施例提供一种闪存器及其制造方法，通过形成高浮置栅极、并且在该浮 置栅极的侧壁上形成选择栅极，能够增加耦合率。 本发明实施例提供一种闪存器及其制造方法，通过自对准浮置栅极侧壁上的选择 栅极，能够提供恒定的单元电流。
根据实施例，闪存器包括浮置栅极，形成于半导体衬底上；选择栅极，自对准地
位于浮置栅极的一个侧壁上；以及0N0图案，插入在浮置栅极和选择栅极之间。 根据实施例，一种制造闪存器的方法，包括步骤在半导体衬底上形成浮置栅极，
并在浮置栅极上形成硬掩模；在浮置栅极和硬掩模的侧壁上形成0N0图案；在浮置栅极和
硬掩模的侧壁上的0N0图案上形成多晶硅图案；以及通过去除多晶硅图案的一部分形成选
择栅极。 根据实施例，一种闪存器包括多条字线，其包括在一个方向上排列的多个选择栅 极；多个浮置栅极，其沿着所述多条字线的每一条的一侧以预定距离彼此间隔开；源极区， 其形成在所述多个浮置栅极的每一个的一侧；以及漏极区，其沿着所述多条字线的每一条 的一侧与源极区相对地被形成。 根据实施例，一种制造闪存器的方法，包括步骤形成彼此间隔预定距离的多个浮 置栅极；在所述多个浮置栅极的每一个的侧边(lateral side)上形成ONO图案；形成字 线，其包括沿着浮置栅极的侧壁的在一个方向上排列的选择栅极，同时所述选择栅极彼此 连接；以及在每个浮置栅极的一侧形成源极区，并且在与源极区相对的字线的一侧形成漏 极区。
图1A-图9示出了根据实施例的制造闪存器的方法的平面图和剖视图；以及
图10-图12示出了根据实施例的闪存器的操作过程(procedure)的剖视图。
具体实施例方式
在下文中，将参考附图详细描述闪存器及其制造方法的实施例。 在对实施例的描述中，当提到层(或膜)位于另一层或衬底"上"时，可以理解为
该层(或膜)直接位于另一层或衬底上，或者其中也可以出现中间层。进一步而言，当提及
某一层位于另一层"下"时，可以理解为该层可以直接位于另一层下，或者其间也可以插入
一层或多层中间层。此外，当提及某一层位于某两层"之间"时，也可以理解为只有该层位
于这两层之间，或者其间也可有一层或多层中间层。 为了方便或清楚的描述本发明，附图中示出的每层的厚度和尺寸可以被简化或夸 张。元件的实际尺寸会与图中示出的元件尺寸不同。 对已有功能和配置的详细描述会能造成本发明公开的主要内容不清楚。因此，在 下文中，将只描述与公开内容的技术范围直接相关的组件。 除去存储器公共源极(MCS)结构之外，这些实施例也适用于自对准源极(SAS)结 构。 图1A、图2A、图3A、图4A、图5A、图6A、图7A及图8A是根据实施例的闪存器制造 工艺的平面图。图1B、图2B、图3B、图4B、图5B、图6B、图7B及图8B是针对图(1_8)A中沿 着I-I'线的剖面图。图1C、图2C、图3C、图4C、图5C、图6C、图7C及图8C是针对图(1-8) A中沿着II-II'线的剖面图。图9是显示根据实施例的闪存器的剖面图。
参见图1A至图1C，隔离层11形成在半导体衬底中以限定有源区。通过蚀刻工艺 在半导体衬底10中形成具有预定深度的沟槽之后，通过在该沟槽中填充绝缘层形成隔离层11。 通道氧化物层21a产生于自具有隔离层11的半导体衬底10，并且根据耦合率沉积 一定厚度的第一多晶硅层22a。 根据实施例，第一多晶硅层22a形成为浮置栅极，并且选择栅极形成在该浮置栅 极的侧壁处。因此，浮置栅极的厚度能够对耦合率施加直接影响。 第一多晶硅层22a可包括掺杂的多晶硅。此外，在未掺杂的多晶硅被沉积之后，通 过随后形成源极/漏极的离子注入工艺，对该未掺杂的多晶硅进行掺杂，以形成第一多晶 硅层22a。 硬掩模层23a形成在第一多晶硅层22a上。 通过化学气相沉积(CVD)设计，沉积氧化物层、氧氮化物层及氮化物层中的至少 一层以形成硬掩模层23a。 参见图2A至图2C，通过图案化硬掩模层23a形成硬掩模23，并且使用该硬掩模23
作为蚀刻掩模通过图案化第一多晶硅层22a形成浮置栅极22。 多个浮置栅极22在每个有源区域中彼此隔离(参见图2A)。 优选地，在通过蚀刻第一多晶硅层22a形成浮置栅极22之后，不去除硬掩模23。 图2A中的虚线表示在后续工艺中形成选择栅极的位置，其在图2A中标出以便于
对装置结构和操作的理解。 参见图3A至3C，0N0层25a形成在具有浮置栅极22的半导体衬底10的整个表面 上。 通过CVD设计顺序地沉积氧化物层、氮化物层和氧化物层以形成0N0层25a。氧化
物层、氮化物层和氧化物层中的每一层的厚度可以是so A -ioo A 。 由于偏压已被施加到选择栅极，因而当耦合偏压被施加到浮置栅极22时，所述 0N0层25a使得浮置栅极22在无F-N隧穿(F_N tunneling)时仍能够足以承受击穿电压。
0N0层25a形成在与选择栅极相对的浮置栅极22的侧边以保护浮置栅极22，以便 在保持力(retention)方面可以获得有益效果。 在可替换的实施例中，替代0N0层25a，使用氧化物层和氮化物层中的至少一种作 为绝缘层。 参见图4A至图4C，对形成在半导体衬底10和浮置栅极22表面上的0N0层25a执 行回蚀刻工艺(etch-back process)，由此在浮置栅极22的侧壁处形成0N0图案25。
0N0图案25形成为沿着浮置栅极22的侧边的间隔件。从浮置栅极22 (通过从硬 掩模23的上表面去除)和半导体衬底10的上表面去除0N0层25a。 由于硬掩模23保留在浮置栅极22的上表面，因此硬掩模23在蚀刻工艺中保护浮 置栅极22以在浮置栅极22的侧壁上形成0N0图案25。 参见图5A至图5C，为了形成逻辑区的装置和单元区的选择栅极，第二多晶硅层
30a形成在具有浮置栅极22和0N0图案25的半导体衬底10的整个表面上。 在第二多晶硅层30a形成之前，可以形成用于逻辑晶体管和选择晶体管的栅极氧
化物层。 在形成栅极氧化物层的步骤中，可以形成具有CVD氧化物层(例如高温氧化物 (HTO))的能够增强选择栅极和ONO图案的结构。
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例如，使用HTO氧化物层和热氧化物层，可以形成闪存单元的内多晶氧化物层和
选择栅极的氧化物层。使用具有双重厚度的热氧化物层可以形成逻辑区的栅极。 在调整浮置栅极22之间间隔的同时，将第二多晶硅层30a按照字线方向间隙填
充。在位线方向，第二多晶硅层30a间隙填充于源极区，但却不填充在漏极区中。 换句话说，在位线方向，浮置栅极22狭窄地排列在漏极区的两侧，并且宽阔地排
列在源极区的两侧。因此，第二多晶硅层30a间隙填充了狭窄排列的浮置栅极，但却不填充
在宽阔排列的浮置栅极之间的区域。 例如，当第二多晶硅层30a的厚度被沉积至2000 A时，字线方向的浮置栅极22之 间的间隔和位线方向的源极区两侧处排列的浮置栅极22之间的间隔优选地相当于多晶硅 层30a厚度的两倍或更小(4000A或更小)。此外，在位线方向的漏极区两侧处排列的浮置 栅极22优选地具有这样一种间隔，该间隔足够覆盖两倍或更大(4000A或更大)的多晶硅 层30a厚度和用于漏极接触的空间。 参见图6A至图6C，对第二多晶硅层30a进行回蚀刻工艺以形成选择栅极。
通过回蚀刻工艺，使漏极区的浮置栅极22和半导体衬底10的硬掩模23的上表面 被暴露。这样，可以将通道氧化物层从漏极区去除，但是在特定实施例中也可以保留通道氧 化物层。 形成在浮置栅极22上的硬掩模23保护浮置栅极22免受对第二多晶硅层30a执 行的、用以形成选择栅极的回蚀刻工艺。 第二多晶硅层30a间隙填充在字线方向的浮置栅极22之间和在位线方向的源极 区两侧排列的浮置栅极22之间。这样，即使执行回蚀刻工艺，第二多晶硅层30a也不会完 全从衬底去除(如示出的保留图案30b)。 此外，由于第二多晶硅层30a没有完全间隙填充在漏极区中，因此能够将第二多 晶硅层30a从漏极区完全去除。 因此，通过回蚀刻工艺在漏极区的两侧形成的多晶硅间隔件能够被用作选择栅极
30。因此，即使浮置栅极22充满正电荷，在选择栅极30中也可以调整电流。 由于通过用于第二多晶硅层30a的回蚀刻工艺形成选择栅极30，因此选择栅极30
在整个单元之上具有一致长度。因此，能够解决由重叠和光照工艺中的CD变化引起的不规
则单元特性。 参见图7A至图7C，光致抗蚀剂图案91形成在衬底上以覆盖字线区域，并且使用光 致抗蚀剂图案91作为蚀刻掩模，去除位线方向的源极区两侧的第二多晶硅保留图案30b。 因此，选择栅极30能够作为分离栅极。 光致抗蚀剂图案91是辅助图案以去除第二多晶硅保留图案30b。实质上，使用硬
掩模23作为蚀刻钝化层通过自对准能够去除第二多晶硅保留图案30b。 通过去除第二多晶硅保留图案30b，在字线方向的漏极区的两侧处形成选择栅极
30。因此，选择栅极30形成在按照字线方向排列的多个浮置栅极22的每一个的侧壁上。 光致抗蚀剂图案91未在图7A的平面图中示出。 之后，尽管未示出，轻掺杂漏极(LDD)通过n-注入工艺被形成。 参见图8A至图8C，绝缘层形成在半导体衬底10的整个表面上，并且栅极间隔件
40通过绝缘层的回蚀刻工艺形成在选择栅极30和浮置栅极22的侧壁上。
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栅极间隔件40可以形成在排列于源极区两侧处的浮置栅极22侧壁上的0N0图案 25上。栅极间隔件40还可以形成在排列于漏极区两侧的浮置栅极22侧壁上的选择栅极 30的侧壁上。 参见图9，源极区16和漏极区15可以通过n+注入工艺被形成在源极区和漏极区 的有源区中。 源极区16可以形成在相邻的浮置栅极22之间的有源区中，并且漏极区15可以形
成在相邻的选择栅极30之间的有源区中。 图9示出了按照上述方法制造的闪存器。 根据实施例，浮置栅极22和选择栅极30水平排列在半导体衬底10上，并且0N0 图案25插入在浮置栅极22和选择栅极30之间。硬掩模23形成在浮置栅极22上。源极 区16在浮置栅极30 —侧形成在半导体衬底10上，并且漏极区15形成在选择栅极30与源 极区16相对的一侧的半导体衬底10上。通道氧化物层21a形成在浮置栅极22和半导体 衬底10之间。前金属电介质(PMD)层50形成在具有浮置栅极22和选择栅极30的半导体 衬底10的整个表面上。形成用于接触的接触孔，并且诸如钨等的金属间隙填充在接触孔中 以形成接触电极60。在PMD层50上沉积金属层之后，图案化该金属层以形成连接到接触电 极60的金属线70。金属线70可以被用作位线。 选择栅极30通过自对准形成在浮置栅极22和硬掩模23的侧壁上。选择栅极30 的高度可以根据浮置栅极22和硬掩模23的结合高度确定。随着浮置栅极22和硬掩模23 的高度增加，耦合率便会增加。 由于通过自对准方法形成的选择栅极30存在于浮置栅极22的侧壁上而不存在于 浮置栅极22的上表面上，因此能够阻止过度擦除。由于选择栅极30在整个单元之上具有 一致的长度，擦除电流也是一致的，因此能够确保较高的可靠性。
图10-图12是显示根据实施例的闪存器的操作的剖视图。 根据实施例的闪存器能够被多样的编程和擦除。在下文中，将描述编程、擦除和读 取的操作。 以下参见图10描述根据实施例的装置的编程操作。 在编程操作中，将5V电压施加到选择栅极30(即字线)，将6V电压施加到源极区 16，将0. 5V电压施加到漏极区15，以及整体(bulk，衬底本体)接地。 在这种情况中，形成从漏极区15到源极区16的沟道，使得热载流子通过通道氧化 物层21a注入到浮置栅极22中，由此实现编程。这称为热载流子注入(HCI)设计。
以下参见图11描述所述装置的擦除操作。 在擦除操作中，将-5V电压施加到选择栅极30 (即字线)，并且将6V电压施加到源 极区16。将整体(衬底本体)接地。在这种情况中，使漏极15浮置。 因此，通过源极区16和浮置栅极22之间的带-带通道(带间隧道效应(BTBT，band
to band tunneling))执行擦除操作。 以下参见图12描述对所述装置的读取操作。 将3V电压施加到选择栅极30 (即字线)，并且将0V电压施加到源极区16。将整 体(衬底本体)接地。 读取设计一般对于本领域普通技术人员而言是公知的。 于浮 栅极22设置在源极区的侧边处，根据浮置栅极22中存在的电子，便于使沟道连接或断开。因此，如图10
所示，由于0. 5V电压已被编程，所以可以通过如图12所示的漏极区15读取该0. 5V电压。 根据实施例，为采用分栅结构的EEPR0M通道氧化物单元闪存器形成自对准分栅
结构，使得单元电流是恒定的，并且单元之间的擦除特性是一致的。因此，能够提高可靠性。 根据实施例，增加了浮置栅极22的高度，并且选择栅极30形成在浮置栅极22的
侧壁处，从而增加了耦合率。因此，能够提高装置的效率。 本发明的实施例除适用于MCS结构之外，还适用于SAS结构。 根据实施例，0N0层覆盖浮置栅极的侧边，使得能够确保较高的保持特性和较高的
可靠性。 根据实施例，由于分栅不是通过光照工艺形成的，因此选择晶体管的长度并没有 因为光照工艺的对准误差影响而形成不规则的。相反地，由自对准确定了选择晶体管的长 度。因此，擦除电压(擦除阈值电压Vt)和单元电流是恒定的，并且能够在制造工艺中确保 较高的可靠性。 根据实施例，硬掩模形成在浮置栅极上以便对选择栅极执行蚀刻工艺，从而阻止 浮置栅极和选择栅极之间的0N0层的上部被破坏。当在后续工艺中形成选择栅极时，硬掩 模被用作蚀刻掩模。因此，相同的硬掩模可用于多个步骤中，使得制造工艺简化。
根据实施例的闪存器具有如下结构其中通过选择栅极代替使用由于耦合率而对 Vt施加影响的F-N方案来限制电流。由于根据实施例的闪存器通过HCI设计编程，并且通 过BTBT设计擦除，因此闪存器很少受到由耦合率导致的Vt影响。因此，由于在制造工艺中 闪存器具有最小的变化，因此制造工艺能够被较容易地执行，并且能够获得闪存器的较好 特性。 根据实施例，由于选择栅极通过分栅设计形成在浮置栅极的侧壁上，因此能够解 决ETOX单元中发生的过度擦除。因此，能够降低芯片的总造价(over-head cost)。
此外，根据实施例，由于浮置栅极临近源极区，因此在编程之后沟道能够容易地断 开，并且在擦除之后能够容易地连接。 根据实施例，硬掩模用于浮置栅极上。通过使用硬掩模的自对准对浮置栅极、0N0 层和选择栅极执行蚀刻工艺，并且对多晶硅保留图案执行去除工艺。因此，能够最小化光照 工艺中引起的CD变化和对准误差的风险。 尽管已参考示例性实施例描述了实施例，应当理解本领域普通技术人员能够做 出多种其它修改和实施例，而不超出本公开原则的精神和范围。
权利要求
一种闪存器，包括浮置栅极，其位于半导体衬底上；选择栅极，其自对准地位于所述浮置栅极的一侧壁上；以及ONO图案，其插入所述浮置栅极和所述选择栅极之间。
2. 根据权利要求1所述的闪存器，还包括通道氧化物层，其插入所述浮置栅极和所述 选择栅极的下表面与所述半导体衬底之间。
3. 根据权利要求1所述的闪存器，还包括硬掩模，其位于所述浮置栅极的上表面上。
4. 根据权利要求1所述的闪存器，还包括栅极间隔件，其形成在与所述浮置栅极的所 述一侧壁相对的侧壁上并且形成在所述选择栅极的一侧壁上。
5. 根据权利要求1所述的闪存器，还包括源极区，其位于与所述浮置栅极的所述一侧壁相对的所述浮置栅极的一侧附近的所述 半导体衬底中；以及漏极区，其位于与所述浮置栅极相对的一侧的所述选择栅极附近的所述半导体衬底中。
6. —种闪存器的制造方法，该方法包括在半导体衬底上形成浮置栅极，并在所述浮置栅极上形成硬掩模； 在所述浮置栅极和所述硬掩模的侧壁上形成0N0图案；在所述浮置栅极和所述硬掩模的侧壁上的所述0N0图案上形成多晶硅图案；以及 通过去除所述多晶硅图案的一部分形成选择栅极。
7. 根据权利要求6所述的方法，还包括 在所述半导体衬底上形成绝缘层；通过对所述绝缘层执行回蚀刻工艺，在所述选择栅极的一侧和所述浮置栅极的一侧形 成栅极间隔件；以及在形成所述选择栅极之后，通过向所述半导体衬底中注入杂质，在所述浮置栅极的附 近形成源极区并且在所述选择栅极的附近形成漏极区。
8. —种闪存器，包括多条字线，其包括在一个方向上对准的选择栅极；多个浮置栅极，其沿着所述字线的每一条的一侧以预定距离彼此间隔开； 源极区，其形成在沿着每条字线布置的所述多条浮置栅极的一侧；以及 漏极区，其在与布置所述浮置栅极时所沿着的所述一侧相对的一侧，沿着每个字线被 和源极相对地形成。
9. 根据权利要求8所述的闪存器，其中所述多条字线排列在所述源极区的两侧处和所 述漏极区的两侧处，其中位于所述源极区两侧处的所述多条字线彼此的间隔小于位于所述 漏极区两侧处的所述多条字线彼此的间隔。
10. —种闪存器的制造方法，该方法包括 形成彼此间隔预定距离的浮置栅极； 形成围绕所述浮置栅极的侧边的0N0图案；形成字线，其包括沿着所述浮置栅极的每一个的侧壁的在一个方向上排列的选择栅 极，同时所述浮置栅极彼此连接；以及在每个浮置栅极的一侧形成源极区，并且在与所述源极区相对的字线的一侧形成漏极区。
全文摘要
本发明公开一种闪存器及其制造方法。该闪存器包括浮置栅极，其形成于半导体衬底上；选择栅极，其自对准地位于浮置栅极的一个侧壁上；以及ONO图案，其插入浮置栅极和选择栅极之间。为使用分栅结构的EEPROM通道氧化物单元的闪存器形成自对准分栅结构，使得单元电流是恒定的并且单元之间的擦除特性是一致的，由此提高可靠性。
文档编号H01L29/788GK101794785SQ200910266069
公开日2010年8月4日 申请日期2009年12月31日 优先权日2008年12月31日
发明者朴圣根 申请人:东部高科股份有限公司