专利名称：带有沟道分隔的鳍状半导体设备生产方法
技术领域：
笼统地说，下述内容的实施方式是关于半导体设备及其相关生产工艺。更具体地 说，下述内容的实施方式是关于生产带有沟道分隔的半导体设备，例如FinFET设备。
背景技术：
晶体管，例如金属氧化物半导体场-效应晶体管(MOSFETs)，是大量大多数半导体 设备的核心构造模块。某些半导体设备，例如高性能处理设备，可包括数百万个晶体管。对 这些设备而言，传统上，减小晶体管尺寸并由此增加晶体管密度是半导体生产工业中的高 优先级目标。FinFET是一种能够使用非常小尺度工艺生产的晶体管。
图1是在半导体晶圆基 板102上形成的FinFET 100的简化透视图。FinFET的名字来源于其能够用于一个或多个 导电鳍(fins) (FinFET 100只包括一个鳍104)。如图1所示，鳍104在FinFET 100的源头 区106和排放区108之间延伸。FinFET 100包括一个环绕在鳍104周围的门结构110。鳍 104被门结构110环绕的尺寸决定了 FinFET 100的有效通道。图2为另一个FinFET 200 的简化透视图；该特定的版本包括在源头区204和排放区206之间延伸的三个鳍202。与 FinFET 100 —样，贯穿所述三个鳍202形成门结构208。当在该方式中采用多个鳍时，保持 均勻的鳍厚度和均勻的鳍间隙(两个相邻的鳍之间的距离加上鳍厚度)是极其重要的。FinFET设备以往是采用绝缘硅(SOI)基板生产。使用SOI基板，所述导电鳍从所 述硅材料中形成，其中所述绝缘层在相邻FinFET设备之间起到绝缘作用。块硅基板比SOI 基板便宜，而如果采用合适的绝缘方法，FinFET设备也能够采用块硅生产。一种已知的用 于从块硅基板中生产FinFET的绝缘方法需要多个光刻和蚀刻步骤，在η通道和ρ通道晶体 设备之间产生沟道。这样的多个光刻与蚀刻步骤的成本和复杂度掩盖了使用块硅基板代替 SOI所带来的好处。
发明内容
本发明所述的FinFET生产技术能够用于块状半导体基板，且能够与其他工艺技 术结合使用。所述生产技术在相邻的FinFET设备之间产生隔离沟道，而无需额外的光刻和 蚀刻步骤。所产生的隔离沟道能够相对于所述相邻的FinFET设备(例如相邻的PMOS和 NMOS晶体管设备)的边界自动对准。上述的和其他的方面能够通过鳍状半导体设备的沟道隔离方法的实施方式实现。 该方法包括从块状半导体基板上形成第一导电鳍系列和第二导电鳍系列，所述第一导电 鳍系列和第二导电鳍系列由间隔分离开。所述方法随后在所述第一导电鳍系列、第二导 电鳍系列和所述块状半导体基板上沉积氧化材料。所述氧化材料形成与所述间隔相对应 (corresponds to)的凹陷，其中所述凹陷位于所述氧化材料的相对侧壁面之间。所述凹陷 深入所属块状半导体材料形成沟道，所述沟道自动与所述相对侧壁面对齐，采用介电材料 填入所述沟道。
本发明还提供了一种生产半导体设备的方法。所述方法包括提供基板，所述基板 包括块状半导体材料、从所述块状半导体材料中形成的第一导电鳍结构和从所述块状半导 体材料中形成的第二导电鳍结构，其中所述第一导电鳍结构和第二导电鳍结构由间隔分离 开。所述方法在所述间隔内，贴近(adjacent)所述第一导电鳍结构和第二导电鳍结构形成 垫板(spacers)，随后使用所述垫板作为蚀刻掩模蚀刻所述块状半导体材料，在所述块状半 导体材料中形成间隔沟道。在所述隔离沟道内、所述垫板上方、所述第一导电鳍结构上方和 所述第二导电鳍结构上方放置介电材料，所述介电材料随后与所述垫板一起被蚀刻，直到 暴露所述第一导电鳍结构的上方部分和第二导电鳍结构的上方部分，同时保留在所述隔离 沟道内的所述介电材料。本方法的替代实施方式在所述隔离沟道内形成所述介电材料之前 去除所述第一导电鳍结构上方和所述第二导电鳍结构上方的垫板。这里的发明内容综述带来了简化形式的概念的选择，所述简化方式会在下文中更 详细地描述。本综述并未指出要求保护的内容的关键特征或必要特征，也并不能被用作辅 助确认所述要求保护的内容的范围。附图简要说明为了更透彻地理解下述内容，可结合下面的图片，参考详细描述和权利要求，其中 在图片之间相同的标注号指代相同的部件。图1为传统FinFET的简化透视图；图1为具有多个鳍的传统FinFET的简化透视图；图3-10为显示半导体设备结构的实施方式和相关生产方法的截面图；以及图11和12为显示半导体设备结构的另一种实施方式和相关生产方法的步骤的截 面图。
具体实施例方式下文的详细描述仅仅是性质的描述，并非限制所述主题或所述申请的实施方式以 及这些实施方式的使用。这里所使用的词汇“示例的”意思是“作为例子、实例或例证”。无 需认为这里所描述的任何示例的执行方式相比其他执行方式是更优选的或更有利的。更进 一步地，无需受限于先前的技术领域、背景技术、发明内容或后续的详细描述中所表述或暗 示的理论。为了简明起见，与半导体设备生产相关的传统技术在本发明中不作详细介绍。更 进一步，本发明所述的各种工作和工艺步骤能够融入更复杂的程序或工艺中，所述程序或 工艺具有本发明中未描述附加步骤或功能。特别地，半导体晶体管设备生产中的各种步骤 是众所周知的，因此为了简明起见，许多传统的步骤在本发明中只会简单提起或者完全忽 略，不提供所述众所周知的工艺细节。本发明中所描述的技术和工艺可用于生产MOS晶体管设备，包括NMOS晶体管设 备、PMOS晶体管设备和CMOS晶体管设备。尽管“M0S设备”的称谓通常指具有金属门电极 和氧化门绝缘体的设备，该称谓在本文的全文中将被用于指代任意的半导体设备，所述半 导体设备包括导体门电极(金属或其他导体材料)，所述导体门电极位于门绝缘体(氧化物 或其他绝缘体)上方，所述门绝缘体依次位于半导体基板上方。已知多种FinFET设备和相关的生产工艺。例如，专利号为687沈47和6921963的美国专利(均授权给Advanced Micro Devices公司)都涉及FinFEiTs和生产FinFEiTs的 工艺(这两个专利的相关内容被引用在此作为参考)。根据这两个专利中所描述的传统生 产技术，FinFET设备中的导电鳍采用光刻、蚀刻和其他传统工艺步骤制成。FinFET的性能 依赖于鳍的厚度和间隙，所述厚度和间隙应当保持均勻并且在生产过程中严格控制。基于 该考虑，采用现代半导体生产工艺(例如32nm或者更小的技术)生产FinFET，由于控制所 述鳍的尺寸的重要性，可以是具有挑战性的。本发明所述的技术和工艺可用于在块状半导体基板上形成的相邻FinFET设备之 间形成绝缘区域。图3-10为显示半导体设备结构300的实施方式和示例生产方法的截面 图。该生产工艺显示了沟道隔离方法的一种实施方式，所述沟道隔离方法适用于鳍状半导 体设备，例如FinFETs。图3描绘的所述半导体设备结构300在所述生产工艺的中间阶段， 也就是说，在提供合适的基板、在所述基板形成导电鳍并在所述导电鳍上形成氮化盖之后。 在这个特定实施方式中，半导体设备结构300使用块状半导体基板，例如块硅基板302。“硅 基板”这个称谓在本发明中用于包含通常的单晶体或相对纯净的硅材料，所述硅材料通常 应用于所述半导体工业中。块硅基板302原本可以是N型或P型硅，但是通常是P型，而块 硅基板302随后以合适的方式掺杂以形成活性区域。这里，在传统方式中所述导电鳍从块 硅基板302中形成。图3显示了半导体设备结构300在从块硅基板302中形成多个鳍304、306、308和 310之后，以及在所述鳍上方形成氮化硅盖312之后的状态。导电鳍与其上方覆盖的氮化物 盖的结合物在本发明中被称为“导电鳍结构”。所述鳍和盖采用众所周知的技术和工艺步骤 形成(例如与光刻和图案化、侧壁图像转印、蚀刻、材料成长、材料沉积、表面极化等类似工 艺相关的技术和步骤)。导电鳍304和306共同形成了第一导电鳍系列314，导电鳍308和 310共同形成了第二导电鳍系列316。尽管半导体设备结构300每个系列包括两个鳍，替代 实施方式无需如此设置。事实上，一个导电鳍系列可以包括任意数量的鳍，也包括一个。更 进一步，第一导电鳍系列314中的鳍的数量无需与第二导电鳍系列316中的鳍的数量相等 (由于流动性的差异，相比η型的设备鳍通常会有更多P型的设备鳍)。当半导体设备结构 300的制备结束后，所述第一系列314可以用于第一设备(例如NMOS晶体管设备)，所属第 二系列316可以用于第二设备(例如PMOS晶体管设备)，其中这两个设备彼此分离。每个系列中的所述导电鳍的形成使其具有一致的间隙和一致的鳍厚度。在实际操 作中，两个鳍系列314和316通常具有相同的所述鳍间隙和厚度。在图3中，箭头318表示 导电鳍304的所述鳍厚度，箭头320表示所述两个相邻鳍308和310之间的间隙。在一些 实施方式中，所述鳍厚度可以在约10-60nm(优选约10-20nm)的范围内，所述鳍间隙可以在 约30-300nm(优选约40-50歷)的范围内。在某些实施方式中，所述导电鳍高约40-70nm，氮 化硅盖312高约20-40nm。应当理解的是，提供这些示例尺寸是为了建立一个方便和实际的 参考框架，半导体设备结构300的实际实施方式的实际尺寸可以变化。第一导电鳍系列314和第二导电鳍系列316由一沟道322分隔，所述沟道通常定 位在导电鳍306和导电鳍308之间。注意，所述沟道322将第一导电鳍系列314与第二导 电鳍系列316分隔开来，在半导体设备结构300中该分隔距离比选定的鳍间隙320大。所 述沟道322可表示的空间，原本会被根据所述选定的鳍间隙320所形成的至少一个导电鳍 所占据。例如，半导体设备结构300代表了一种实施方式，其中，所述沟道322仅包含一个导电鳍。其他实施方式可使用更宽的间隙，可能对应多于一个的“缺失”导电鳍。尽管在如图3所示的工艺中的步骤之后，可采取其他的生产步骤或亚工艺，该实 施实例继续在所述第一导电鳍系列314上方、第二导电鳍系列316上方以及所述块硅基板 302上方沉积绝缘材料，例如氧化物(优选氧化硅)(图4)。换句话说，所述氧化物材料3M 以整体覆盖的方式覆盖在半导体设备结构300的所述暴露表面上。如图4所示，在沉积后， 所述氧化物材料3M填入每个导电鳍系列的相邻鳍之间的空隙内，并排列在沟道322所定 义的空间内。如果合理控制该沉积步骤，氧化物材料3 不会完全填满沟道322，氧化物材 料3M通常会符合沟道322的外形。在所示的实施方式中，氧化物材料324的沉积厚度约 为 25_30nmo氧化物材料3 的沉积导致形成凹陷326，所述凹陷通常对应于沟道322的位置和 形状。该凹陷326由氧化物材料324的某些特性限定。特别地，凹陷326的边界由氧化物 材料324的相对侧壁328、氧化材料324的最低的暴露表面330组成。尽管在形成氧化材料3M之后能够执行其他的生产步骤或亚工艺，该实施实例继 续进行蚀刻步骤，优选采用各向异性的蚀刻技术(即定向蚀刻)。图5显示了各向异性蚀 刻氧化物材料324以延伸凹陷3 至所述块硅基板302的结果。换句话说，凹陷3 现在 的终端在块硅基板302。在该步骤中使用的蚀刻化学物质选择性蚀刻氧化物材料324，而基 本不蚀刻氮化硅盖312和块硅基板302。该蚀刻步骤的各向异性的特性在沟道322中形成 了垫板332和334。垫板332贴近导电鳍306，垫板334贴近导电鳍308。这些垫板332和 334通常被称为侧壁垫板。事实上，垫板332和334通常与原本的沉积氧化物材料3M的相 对的侧壁3 对齐并与其对应。尽管在形成垫板332和334之后能够执行其他的生产步骤或亚工艺，该实施实例 继续进行另一个蚀刻步骤(图6)。该步骤中使用的蚀刻化学物质选择性蚀刻硅，而基本不 蚀刻氧化物材料3M和氮化硅盖312。该蚀刻步骤优选采用各向异性蚀刻技术以蚀刻块 硅基板302，使用氧化物材料3M作为蚀刻掩模。更详细地说，垫板332和334作为硬质 蚀刻掩模在块硅基板302内形成隔离沟道336。值得注意的是，该蚀刻步骤加深凹陷326， 让其进入块硅基板302内，形成隔离沟道336，所述隔离沟道自动与相对侧壁3 对齐(以 及，因此，自动对齐垫板332和334)。在某些实施方式中，隔离沟道336被蚀刻的深度在约 0. 15-0. 50 μ m的范围内(优选深度约0. 15 μ m)。图7显示了在完成可选的再次氧化步骤之后的半导体设备结构300的状态。可执 行该可选的步骤以修复所述硅材料的界面，通常所述界面会在蚀刻中受到破坏。根据传统 的再次氧化技术，半导体设备结构300会保持在高温下暴露在氧气中，由此在隔离沟道336 种形成暴露硅材料的氧化物。图7显示了该氧化层338，为了能够看清对其进行放大。值得 注意的是，由于在该实施方式中氧化物材料3M不能作为合适的氧气屏障，该再次氧化步 骤也氧化了所述导电鳍。因此，如果在所述生产工艺中包括该可选的再次氧化步骤，那么可 能需要控制初始的鳍宽度和鳍间隙以适应由于产生氧化层338带来的所述鳍的变窄结果。为了简洁和简单起见，下面的描述假设所述可选的再次氧化步骤未实施。由此，尽 管在形成隔离沟道336之后能够执行其他的生产步骤或亚工艺，该实施实例继续进行从半 导体设备结构300去除氧化物材料324，包括垫板332和334。图8显示了在去除氧化物材 料3M之后的半导体设备结构300的状态。在实际中，氧化物材料3M在一个合适的蚀刻步骤中去除，所述蚀刻步骤优选采用各向同性湿式蚀刻技术，例如稀释HF化学物质。该湿 式氧化蚀刻选择性地蚀刻氧化物材料324，而基本不蚀刻氮化硅盖312和块硅基板302。如 图8所示，该蚀刻步骤暴露导电鳍304、306、308和310以及氮化硅盖312。优选去除氧化物 材料324以改善下述的后续工艺步骤的均勻度(设备与设备之间、晶圆与晶圆之间)和可 控性。尽管在去除垫板332和334之后能够执行其他的生产步骤或亚工艺，该实施实例 继续使用合适的介电材料填入隔离沟道336(图9)。在实际操作中，可采用合适的沉积技 术，例如化学气相沉积技术，在隔离沟道336内、导电鳍304、306、308和310上、氮化硅盖 312上以及块硅基板302上形成介电材料340。在某些实施方式中，介电材料340为二氧化 硅，采用原硅酸四乙酯(TEOS)作为硅源(通常称为TEOS氧化物)。图9显示了在沉积介电材料340之后以及在介电材料340已被抛光或平面化之后 的半导体设备结构300的状态。例如，可采用化学机械抛光从而抛光所述TEOS氧化物至所 述导电鳍结构的高度。考虑到这点，图9显示了如何使用氮化硅盖312控制所述抛光，以使 所产生的所述TEOS氧化物的高度对应于氮化硅盖312的高度。尽管在如图9所示的形成介电材料340之后能够执行其他的生产步骤或亚工艺， 该实施实例继续进行削减介电材料340的高度。图10显示了在去除了至少部分介电材料 340之后的半导体设备结构300的状态。在优选实施方式中，在定时蚀刻中去除介电材料 340，所述定时蚀刻选择性蚀刻所述TEOS氧化物材料，基本不蚀刻所述导电鳍、盖312和块 硅基板302。考虑到这点，控制所述蚀刻步骤的持续时间达到所需的TEOS氧化物材料的剩 余高度，由此使所述介电材料340的层均勻凹陷。参考图10，介电材料340的蚀刻暴露了每个导电鳍结构的上方部分。换句话说，由 于蚀刻介电材料340到剩余高度对齐所述导电鳍，氮化硅盖312和所述导电鳍的上边暴露 出来。值得注意的是，留在隔离沟道336中的介电材料340被保留下来。这能够在相邻的 设备结构之间形成电绝缘。更进一步的，介电材料340的层344保留在所述导电鳍的根部。 层344在后续的工艺步骤中被使用。例如，介电材料340的层344能够用于使在下方的块 硅基板302中进行离子植入成为可能。在此之后，可采用任意数量的已知工艺步骤完成所述第一设备结构(例如在本实 施实例中包括导电鳍304和306)的生产，并完成所述第二设备结构(例如在本实施实例中 包括导电鳍308和310)的生产。在实际操作中，所述第一设备结构可以是NMOS晶体管设 备结构，所述第二设备结构可以是PMOS晶体管设备结构，隔离沟道336中的介电材料340 隔离所述NMOS和PMOS晶体管设备结构。回过头参考图6中所示的半导体设备结构300的状态，可选择一种与如上所述的 方式不同的加工方式的替代生产工艺。在这方面，图11和12是显示了半导体设备结构400 和相关生产方法的替代实施方式的截面图。参见图11，该替代实施方式并不去除氧化物材 料3 或垫板332和334。相反，在隔离沟道336内、氧化物材料3 (包括垫板332和334) 上方以及所述导电鳍结构(包括导电鳍304、306、308和310，及对应的氮化硅盖31 上方 形成介电材料402。在实际操作中，介电材料402可以是，例如，通过在氧化环境加热所述硅 所生长出的氧化物(即热生长氧化物，而不是沉积氧化物)。图11显示了在沉积介电材料402之后，以及在抛光或平面化介电材料402之后的半导体设备结构400的状态。例如，可采用化学机械抛光将介电材料抛光到所述导电鳍结 构的高度。考虑到这点，图11显示了在氧化物材料324的上表面凹陷内的一些介电材料 402。值得注意的是，氮化硅盖312可被用于控制所述抛光，以使介电材料402的最后高度 对应于氮化硅盖312的高度。尽管在如图11所示的形成介电材料402之后能够执行其他的生产步骤或亚工艺， 该实施实例继续蚀刻至少一部分介电材料402和至少一部分氧化物材料3 (包括垫板332 和334)。图12显示了在完成该蚀刻步骤后的半导体设备结构400的状态。在实际操作中， 所述生产工艺采用定时蚀刻技术和合适的蚀刻化学物，所述蚀刻化学物选择性蚀刻介电材 料402和氧化物材料324，而基本不蚀刻所述导电鳍、氮化硅盖312和块硅基板302。参考图12，与参考图10的上面的解释相同，对介电材料402和氧化物材料324的 蚀刻暴露了每个导电鳍结构的上方部分404。值得注意的是，与上面所描述的其他实施方式 一样，留在隔离沟道336中的介电材料402被保留下来，一层406氧化材料3M被保留在所 述导电鳍的根部。需要理解的是图12中所示的半导体材料400的状态与图10中所示的半 导体材料300的状态是类似的，功能也一致。在此之后，可采用任意数量的已知工艺步骤在半导体设备结构400里完成所述设 备结构的生产。同样的，导电鳍304和306可以形成NMOS晶体管设备结构的一部分，导电 鳍308和310可以形成PMOS晶体管设备结构的一部分，隔离沟道336中的介电材料402隔 离所述NMOS和PMOS晶体管设备结构。尽管在上面的详细描述中出现了至少一种示例实施方式，需要理解的是存在大量 的变化形式。需要理解本发明中所描述的一个或多个示例实施方式并不以任何方式限制所 要求保护的实质的范围、应用或者结构。反而，上面的详细描述会为本领域的技术人员提供 执行所述的一个或多个实施方式的一张方便的地图。应当理解，可对各元素进行功能和布 置上的多种变化，但不会脱离权利要求所确定的范围，包括已知的等同技术或者在提交本 专利申请时可预见的等同技术。
权利要求
1.一种用于鳍状半导体设备的沟道分隔方法，所述方法包括从块状半导体基板(302)中形成第一导电鳍系列(314)和第二导电鳍系列(316)，所述 第一导电鳍系列(314)和所述第二导电鳍系列(316)由间隔(322)分隔；在所述第一导电鳍系列(314)、所述第二导电鳍系列(316)和所述块状半导体基板 (302)上方沉积氧化物材料(3M)，所述氧化物材料(324)形成与所述间隔(32 相对应的 凹陷(3 )，所述凹陷(326)定位于所述氧化物材料(3 )的相对侧壁(328)之间；加深所述凹陷(3 )，让其进入所述块状半导体基板(30 之内，以形成沟道(336)，所 述沟道(336)自动与所述相对侧壁(328)对齐；以及 用介电材料C340)填充所述沟道(336)。
2.如权利要求1所述的方法，其中所述形成步骤形成所述第一导电鳍系列(314)内的 多个导电鳍(304、306)和所述第二导电鳍系列(316)内的多个导电鳍(308、310)。
3.如权利要求2所述的方法，其中所述形成步骤根据选定的鳍间隙(320)形成所述第 一导电鳍系列(314)内的多个导电鳍(304、306)和所述第二导电鳍系列(316)内的多个导 电鳍(308、310)，由此所述间隔(322)分隔所述第一导电鳍系列(314)和所述第二导电鳍系 列(316)，其分隔距离大于所选定的鳍间隙(320)。
4.如权利要求1所述的方法，其中加深所述凹陷(326)包括蚀刻所述氧化物材料 (3M)，以延伸所述凹陷至所述块状半导体基板(302)；并且之后，使用所述氧化物材料(324)作为蚀刻掩模蚀刻所述块状半导体基板(302)。
5.如权利要求1所述的方法，其中填充所述沟道(336)包括在沟道(336)内、所述块状 半导体基板(302)上、所述第一导电鳍系列(314)上和所述第二导电鳍系列(316)上沉积 氧化物(340)。
6.如权利要求5所述的方法，进一步包括将所述氧化物(340)抛光至所述第一导电鳍 系列(314)和所述第二导电鳍系列(316)的高度。
7.如权利要求6所述的方法，进一步包括蚀刻所述氧化物(340)至暴露所述第一导电 鳍系列(314)的仅仅一部分和所述第二导电鳍系列(316)的仅仅一部分。
8.—种生产半导体设备结构(300)的方法，所述方法包括提供基板，所述基板包括块状半导体材料(302)、从所述块状半导体材料(302)中形成 的第一导电鳍结构(306)和从所述块状半导体材料(302)中形成的第二导电鳍结构(308)， 所述第一导电鳍结构(306)和所述第二导电鳍结构(308)由间隔(322)分隔；在所述间隔(322)内，贴近所述第一导电鳍结构(306)和所述第二导电鳍结构(308) 形成垫板(332，334)；使用所述垫板(332，334)作为蚀刻掩模蚀刻所述块状半导体材料(302)，以在所述块 状半导体材料(302)内形成分隔沟道(336)；在所述分隔沟道(336)内、所述垫板(332，334)上、所述第一导电鳍结构(306)上和所 述第二导电鳍结构(308)上形成介电材料(340)；以及蚀刻至少部分所述介电材料(340)和至少部分所述垫板(332，334)，以暴露所述第一 导电鳍结构(306)的上方部分(342)和所述第二导电鳍结构(308)的上方部分(342)，同时 保留所述分隔沟道(336)内的所述介电材料(340)。
9.如权利要求8所述的方法，其中形成垫板(332，334)包括在所述第一导电鳍结构(306)、所述第二导电鳍结构(308)和所述块状半导体材料 (302)上沉积氧化物材料(3M)，所述氧化物材料(324)形成对应于所述间隔(32 的凹陷 (326)；以及各向异性蚀刻所述氧化物材料(3M)，由此所述凹陷(326)延伸到所述块状半导体材 料(302)。
10.如权利要求8所述的方法，其中蚀刻所述块状半导体材料(302)，形成分隔沟道 (336)，所述分隔沟道(336)与所述垫板(332,334)自动对齐。
11.如权利要求8所述的方法，进一步包括在蚀刻至少一部分所述介电材料(340)和 至少一部分所述垫板(332、334)之前，将所述介电材料(340)抛光至所述第一导电鳍结构 (306)和所述第二导电鳍结构(308)的高度。
12.如权利要求11所述的方法，其中所述蚀刻至少一部分所述介电材料(340)和至少 一部分所述垫板(332、334)步骤使用端点蚀刻技术。
13.如权利要求8所述的方法，进一步包括完成第一设备结构的制备，所述第一设备结构包括所述第一导电鳍结构(306)；以及完成第二设备结构的制备，所述第二设备结构包括所述第二导电鳍结构(308)；其中在所述分隔沟道(336)中的所述介电材料(340)电分隔所述第一设备结构和所述第二 设备结构。
14.一种制造半导体设备结构(300)的方法，所述方法包括提供基板，所述基板包括块状半导体材料(302)、从所述块状半导体材料(302)中形成 的第一导电鳍结构(306)和从所述块状半导体材料(302)中形成的第二导电鳍结构(308)， 所述第一导电鳍结构(306)和所述第二导电鳍结构(308)由间隔(322)分隔；在所述间隔(322)内，贴近所述第一导电鳍结构(306)和所述第二导电鳍结构(308) 形成垫板(332，334)；使用所述垫板(332，334)作为蚀刻掩模蚀刻所述块状半导体材料(302)，以在所述块 状半导体材料(302)内形成分隔沟道(336)；去除所述垫板(332，334)；在所述分隔沟道(336)内、所述垫板(332，334)上、所述第一导电鳍结构(306)上和所 述第二导电鳍结构(308)上形成介电材料(340)；以及蚀刻至少部分所述介电材料(340)，以暴露所述第一导电鳍结构(306)的上方部分 (342)和所述第二导电鳍结构(308)的上方部分(342)，同时保留所述分隔沟道(336)内的 所述介电材料(340)。
15.如权利要求14所述的方法，其中形成垫板(332，334)包括在所述第一导电鳍结构(306)、所述第二导电鳍结构(308)和所述块状半导体材料 (302)上沉积氧化物材料(3M)，所述氧化物材料(324)形成对应于所述间隔(32 的凹陷 (326)；以及各向异性蚀刻所述氧化物材料(3M)，由此所述凹陷(326)延伸到所述块状半导体材 料(302)。
16.如权利要求14所述的方法，其中蚀刻所述块状半导体材料(302)，形成分隔沟道 (336)，所述分隔沟道(336)与所述垫板(332,334)自动对齐。
17.如权利要求14所述的方法，进一步包括在蚀刻至少一部分所述介电材料(340)之 前，将所述介电材料(340)抛光至所述第一导电鳍结构(306)和所述第二导电鳍结构(308)的高度。
18.如权利要求17所述的方法，其中所述蚀刻至少一部分所述介电材料(340)步骤使 用端点蚀刻技术。
19.如权利要求14所述的方法，进一步包括完成NMOS晶体管设备结构的制备，所述NMOS晶体管设备结构包括所述第一导电鳍结 构(306)；以及完成PMOS晶体管设备结构的制备，所述PMOS晶体管设备结构包括所述第二导电鳍结 构(308)；其中在所述分隔沟道(336)中的所述介电材料(340)电分隔所述NMOS晶体管设备结构和 所述PMOS晶体管设备结构。
20.如权利要求14所述的方法，其中去除所述垫板(332，334)包括选择性蚀刻所述垫 板(332,334)。
全文摘要
本发明提供了一种生产诸如FinFET设备结构之类半导体设备结构(300)的方法。所述方法从提供基板开始，所述基板包括块状半导体材料(302)、从所属块状半导体材料(302)中形成的第一导电鳍结构(306)和从所属块状半导体材料(302)中形成的第二导电鳍结构(308)。所述第一导电鳍结构(306)和所述第二导电鳍结构(308)由间隔(322)分隔。接着，在所述间隔(322)内，贴近所述第一导电鳍结构(306)和所述第二导电鳍结构(308)形成垫板(332、334)。随后，使用所述垫板(332、334)作为蚀刻掩模在蚀刻步骤蚀刻所述块状半导体材料(302)，以在所述块状半导体材料(302)内形成分隔沟道(336)。在所述分隔沟道(336)内、所述垫板(332、334)上、所述第一导电鳍结构(306)上和所述第二导电鳍结构(308)上形成介电材料(340)。然后，蚀刻至少一部分所述介电材料(340)和至少一部分所述垫板(332、334)，以暴露所述第一导电鳍结构(306)的上方部分(342)和所述第二导电鳍结构(308)的上方部分(342)，同时保留所述分隔沟道(336)内的所述介电材料(340)。在这些步骤后，使用传统方式完成所述设备的生产。
文档编号H01L29/78GK102099902SQ200980128947
公开日2011年6月15日 申请日期2009年7月21日 优先权日2008年7月21日
发明者佐兰·克里沃卡皮奇, 明·雷恩·林, 维特克·毛萨勒 申请人:超威半导体公司