专利名称：改善的晶圆级芯片尺寸封装的制作方法
改善的晶圆级芯片尺寸封装
背景技术：
用于封装半导体管芯的技术进展正在被市场对更小、成本更低且具有越来越多功能的电子器件的需求所驱动。芯片尺寸封装(CSP)包括若干不同的封装技术，其中被封装管芯的尺寸仅稍大于管芯自身的尺寸(例如，面积比不超过1.2 1)。在CSP的一个范例中，可以向其上形成有焊球(或凸起)的封装(例如球栅阵列封装)上安装管芯，使得管芯利用引线键合电连接到封装，并可以利用BGA技术或倒装芯片键合将组装的封装安装到印刷电路板(PCB)上。在晶圆级芯片尺寸封装(WLCSP)(也称为晶圆水平的封装)中，在将晶圆切割成管芯个体之前，在半导体晶圆上直接形成焊球(或凸起)。这样获得了非常紧凑的封装管芯并且实现了封装管芯的晶圆尺寸测试，这可能在成本和效率方面有益。
发明内容
提供这一发明内容以简化形式介绍精选的概念，在下文的具体实施方式
中会进一步描述。该发明内容并非要标识所主张主题的关键特征或基本特征，也不是要用作确定所主张主题范围时的辅助。描述了一种改善的晶圆级芯片尺寸封装技术，其不使用包封通孔(encapsulated via)在重定向层和半导体管芯上的焊盘环之内的焊盘之间进行连接。在实施例中，形成第一电介质层，使其终结于每个管芯上管芯的焊盘环之内。然后在导电层中形成迹线，其接触焊盘之一并且设置于开口边缘上方到达第一电介质层的表面上。可以使用这些迹线来形成焊盘和焊球之间的电连接。第一方面提供了一种封装半导体器件，包括半导体管芯，所述半导体管芯包括绕所述管芯的有源面的周边布置的多个焊盘；形成于所述有源面上的第一电介质层，其中所述第一电介质层终结于所述管芯有源面的周边周围的多个焊盘之内；形成于导电层中的多条迹线，其中每条迹线连接到所述多个焊盘之一并且包括形成于所述第一电介质层上的上部；布置成包封所述有源面的第二电介质层；以及多个焊料元件，每个所述焊料元件电连接到迹线的上部。每条迹线可以形成于所述第一电介质层的终结上。每条迹线可以直接连接到所述多个焊盘之一。所述第二电介质层可以终结于所述管芯有源面的周边之外。所述器件可以是晶圆级芯片尺寸封装器件。第二方面提供了一种制造封装半导体器件的方法，包括在包括半导体管芯阵列的半导体晶圆的有源面上形成第一电介质层，其中每个半导体管芯包括多个设置于所述管芯的有源面的周边周围的焊盘，所述第一电介质层终结于每个管芯上所述管芯的有源面的周边附近的多个焊盘之内；在所述有源面上的导电层和所述第一电介质层中形成多条迹线，其中管芯上的每条迹线包括形成于所述多个焊盘之一上的下部和形成于所述第一电介质层上的上部；在每个半导体管芯上形成第二电介质层；形成多个焊料元件，每个所述焊
3料元件电连接到迹线的上部；以及将所述半导体晶圆切割成多个封装半导体器件。每条迹线可以包括形成于所述第一电介质层的终结上的中部。每条迹线可以包括所述下部和所述中部之间的另一部分，所述另一部分形成于所述管芯的有源表面上。在半导体晶圆的有源面上形成第一电介质层可以包括在半导体晶圆的有源面上沉积第一电介质层；以及选择性蚀刻所述第一电介质层以在每个管芯上所述管芯的有源面的周边附近的多个焊盘之内终结所述第一电介质层。所述器件可以是晶圆级芯片尺寸封装器件。第三方面提供了一种基本如参考附图中的图3-4和6-7的任一幅所述的封装半导体器件。第四方面提供了一种基本如参考附图中的图5所述的制造封装半导体器件的方法。对于技术人员而言显然可以酌情组合优选特征，并且可以将优选特征与本发明任意方面组合。
将参考以下附图以举例方式描述本发明的实施例，附图中图1和2示出了通过使用已知技术制造的WLCSP器件的截面和平面图；图3示出了通过改善的WLCSP范例的截面；图4示出了改善的WLCSP的另一范例的平面图；图5示出了使用改善的WLCSP工艺制造封装半导体管芯的范例方法的流程图；以及图6和7示出了经构图的电介质层的范例。在所有附图中使用通用的附图标记以表示类似特征，应意识到，这些图中示出的层和布局仅仅是举例，并且未按比例绘制。
具体实施例方式下文仅通过举例描述本发明的实施例。这些范例代表申请人当前所知的将本发明投入实践的最好方式，但它们未必是可以实现它的仅有方式。说明书阐述了范例的功能以及构造和操作范例的步骤序列。不过，可以由不同范例实现相同或等价的功能和序列。图1和2中示出了晶圆级芯片尺寸封装已知方法的范例。图1示出了通过WLCSP 的截面，WLCSP包括半导体管芯101，通过向管芯的有源面上增加若干层材料102对管芯进行进一步处理。应意识到，为了清楚起见，未示出半导体管芯101之内的所有层。为了提供管芯上的焊盘103和焊球104之间的电连接，使用两个聚合物层106、107较低层中的包封通孔105。图2是对应的平面图，示出了焊盘103、通过下方聚合物层106的通孔105以及将焊盘103连接到焊球104的迹线108。图2还示出了上方聚合物层107中的通孔109，其提供了迹线108和焊球104之间的电连接。还示出了两个聚合物层106、107在管芯边缘处的终结116、117。在这种已知的WLCSP中，管芯上焊盘103的间距由可以可靠制造的包封通孔105的最小尺寸来限制。在范例中，聚合物层中蚀刻的孔的最小直径尺寸为30 μ m，这需要聚合物层上方的金属层108中最小直径尺寸为61 μ m的金属区域(称为俘获焊盘)。如果金属区域之间的最小间距为19 μ m，这将最小焊盘间距设置为80μπι。下文所述的实施例不限于解决了已知晶圆级芯片尺寸封装和封装技术的任何或全部缺点的实施方式。图3示出了通过改善的WLCSP范例的截面，其未使用包封通孔。改善的WLCSP包括已经经过额外处理(在晶圆级上)以向管芯有源面上增加若干额外层302的半导体管芯 301。通过向半导体晶圆，通常为硅晶圆的一个面上沉积材料来制造半导体管芯301。晶圆， 因此每个管芯，都具有有源面和无源面，有源面是已经形成了金属迹线和其它电路的面，无源面是衬底自身。额外层302可以包括一个或多个电介质层(例如电介质层303，304)、一个或多个金属层(例如，凸块金属306和焊料，例如焊球307下方的再分配层305)。应意识到，为了更加清楚，并未示出半导体管芯的所有层。此外，其它范例可以包括图3中未示出的额外WLCSP层。如图3所示，下方电介质层303终结(如箭头308所示)于远离管芯边缘处并且在管芯的焊盘环之内。这里使用术语“焊盘环”表示管芯的周边焊盘，可能形成环绕管芯周边的环，或者可能仅沿管芯周边一部分有焊盘。当在整个周边都没有焊盘时，下方电介质层可以终结于管芯周边上的焊盘之内，但在没有焊盘的周边区域中，下方电介质层可以延伸得更靠近管芯的边缘，在某些范例中，可以延伸超过管芯的边缘。可以使用任何适当的方法，例如通过沉积、构图和蚀刻实现下方电介质层303的终结。在电介质层303的边缘上方沉积再分配层305以提供管芯301上的焊盘309和焊球307之间的电连接。上方电介质层 304终结于管芯边缘或超过管芯边缘，以便包封管芯并且防止湿气侵入。在图4中还示出了下方电介质层303的终结308，图4是改善的WLCSP的另一范例的平面图。为了清楚起见，图4中仅示出了几层。图4中的范例示出了管芯上的三个焊盘309以及形成于再分配层305中的三条迹线401。可以使用任何适用技术形成这些迹线 (例如，沉积后蚀刻，或使用剥离工艺，其中在对晶圆上的抗蚀剂层构图之后进行沉积)。下方电介质层303终结308于管芯的焊盘环之内(其中图示的焊盘309是焊盘环的子集)，并且还示出了上方电介质层304的终结310。在范例中，两个电介质终结的位置间的分开距离可以约为200 μ m或更大。在路由层305中的迹线401和焊盘309之间没有包封通孔，而是迹线设置于下方电介质层303边缘上方并且设置到焊盘309自身上。应意识到，图4中所示的布置仅仅是举例。其它范例可以具有不同的几何结构，例如迹线和焊盘可以宽度基本相同，焊盘可以是圆形的而不是矩形的等等。使用上文所述以及图3和4中所示的技术，半导体管芯上焊盘的最小允许间距得到减小。使用如以上范例中详述的同样工艺约束条件，新的最小焊盘间距由金属区域之间的最小间距(例如19 μ m)和半导体管芯制造工艺(为了制造焊盘309)和WLCSP工艺(为了制造迹线401)可以实现的最小迹线宽度(例如25μπι)来设定。在本范例中，最小间距减小到44 μ m，尽管除了 WLCSP之外可能有其它约束，WLCSP限制了实际使用的最小间距(例如，用于引线键合焊盘的最小间距当前为55μπι)，可以使用超过最小值的间距。消除由于 WLCSP工艺给焊盘间距带来的约束使得能够设计出适于引线键合和/或WLCSP而无需增大管芯尺寸的管芯。根据具体实施方式
，减小管芯上焊盘的最小允许间距可以减小管芯的总体尺寸，这也可以降低管芯的制造成本(例如，在每个晶圆的成本固定的情况下)。此外，或取而代之，减小最小允许焊盘间距可以实现沿管芯边缘有更多焊盘(即，更多I/O)。上述(图3和4所示)技术还可以改善封装管芯的成品率，因为终结于管芯间划线通道中或附近的电介质层数目减少了。在范例中，通过在管芯区域之内终结下方电介质层，可以离划线通道的中心更远地终结上方电介质。晶圆切割刀片的路径和上方电介质层边缘之间这一更大的分离减小了电介质层可能受到切割过程损伤的可能性并且因此提高了 mxsp工艺的成品率。图5示出了使用改善的WXSP工艺来制造封装半导体管芯的方法。该工艺涉及在包括半导体管芯阵列的半导体晶圆上形成第一电介质层(方框501)，其中第一电介质层包括每个管芯的焊盘环周围的开口(也称为孔径或孔)，其上没有第一电介质，使得第一电介质层终结于焊盘环之内的每个管芯上。这些开口比焊盘环的单个焊盘大，每个开口包封焊盘环的超过一个焊盘。在范例实施方式中，可以通过如下方式形成第一电介质层在晶圆上方沉积完整的层(方框510)，随后例如通过用光刻对该层构图或蚀刻掉预定义区域中的层，选择性去除焊盘环周围的区域(方框511)。在另一范例实施方式中，可以使用在电介质层中界定开口的印刷工艺(例如使用丝网印刷)形成第一电介质层。形成经构图的第一电介质层之后(在方框501中)，沉积或以其它方式形成再分配层(方框50 。分配层包括设置于第一电介质层的边缘上方并且设置到焊盘环之内的焊盘上的迹线，这些迹线同样可以通过先沉积后蚀刻或通过备选工艺来形成。接下来可以形成额外的层，例如第二电介质层(方框50 ，继之以下方凸块金属化层(UBM)和焊料(方框 504)。完成晶圆级处理之后，例如使用晶圆划片机将晶圆分成个体的封装管芯(方框505)。在范例实施方式中，可以与改变第一电介质层的设计带来的改善一起使用标准的 WXSP工艺和标准的WXSP材料，使其终结于焊盘环之内。在其它范例中，也可以修改mxsp 工艺和/或材料。应意识到，图5中所示的方法可以包括额外的步骤(例如额外的再分配层和聚合物层)和/或备选步骤。可以使用任何适当的半导体处理技术来形成任何层，并且可以将任何适当的材料用于每个层。在范例中，电介质层可以是苯并环丁烯(BCB)、聚苯并恶唑 (PBO)、聚酰亚胺(PI)或另一种聚合物。应意识到，图3和4中对PBO的任何提及都仅仅是举例，可以为任一电介质层使用其它材料，例如BCB、PI、其它聚合物或其它电介质。图6示出了经构图的电介质层601的一个范例，其包括焊盘环周围的开口，使其不覆盖半导体管芯的焊盘环周围的区域，并且电介质层终结于每个管芯上的焊盘环之内。在图6中，电介质层601被图示为带阴影，个体管芯的边缘由虚线602表示，示出了焊盘环603 在管芯之一上的位置。图7中示出了另外两个范例701、702，存在电介质层的区域被示为带阴影，开口无阴影。在第一范例701中，第一电介质层终结于焊盘环之内，在焊盘环区域中存在没有电介质层的区域703。在本范例中，在焊盘环和管芯边缘之间还有电介质层的另一区域704。如两个范例放大图711、712中所示，这另一区域的电介质层704使得能够在焊盘环和管芯边缘之间路由再分配层中的迹线(例如迹线705)，在某些范例(例如迹线706) 中，迹线可以连接若干焊盘，然后继续进入管芯上。尽管可以在电介质层下方设置这样的迹线(例如，在铝焊盘(AP)层中)，但在一些应用中，这可能不可行(例如，因为其会导致电短路或因为该层用于另一目的，例如接地层)，或可能有问题(例如，由于间隔密集层中迹线间的串扰)。在第二范例702中，焊盘环之内焊盘组周围的区域707没有电介质层。与第一范例的方式类似，在一些范例中(例如，如第三范例放大图713中所示)可以在焊盘环和管芯之间设置迹线(例如迹线708)。可以结合用于减小管芯焊盘环中的焊盘间距的其它技术使用上文参考图3-7所述的技术。这些其它技术的范例包括使用半导体管芯上的焊盘层(例如AP层)进行额外的路由，例如将焊盘环之内的焊盘连接到以更大间距布置的其它焊盘(例如，为了利用间距比周边焊盘环更宽的内外环中的焊盘生成双焊盘环)，或使用额外的重定向层和电介质层以实现重定向层中的路由。本领域技术人员将会明了，可以扩展或改变这里给出的任何范围或装置的值而不丢失所寻求的效果。应理解的是，上述益处和优点可能涉及一个实施例，或可能涉及几个实施例。实施例不限于解决任何或全部所述问题的实施例或具有任何或全部所述益处和优点的实施例。对“一”项目的任何提及都是指一个或多个那些项目。这里使用术语“包括”表示包括所述的方法框或元件，不过这样的框或元件不包括排他性列表，方法或设备可以包含额外的块或元件。可以以任何适当次序，或者在适当的情况下同时执行这里所述的方法步骤。此外， 可以从任何方法中删除个体框而不脱离这里所述主题的精神和范围。可以将上述任意范例的各方面与所述其它范例的各方面组合以形成其它范例而不损失所寻求的效果。应理解的是，优选实施例的以上描述仅仅是通过举例给出的，可以由本领域的技术人员做出各种修改。尽管上文以某种程度的特定性或参考一个或多个单个实施例描述了各实施例，本领域的技术人员可以对公开的实施例做出很多变更而不脱离本发明的精神或范围。
权利要求
1.一种封装半导体器件，包括半导体管芯(301)，所述半导体管芯(301)包括绕所述管芯的有源面的周边布置的多个焊盘(309，603)；形成于所述有源面上的第一电介质层(303，601)，其中所述第一电介质层终结于所述管芯的有源面的周边周围的多个焊盘之内；形成于导电层中的多条迹线(305，401)，其中每条迹线连接到所述多个焊盘之一并且包括形成于所述第一电介质层上的上部；布置成包封所述有源面的第二电介质层(304)；以及多个焊料元件(307)，每个所述焊料元件电连接到迹线的上部。
2.根据权利要求1所述的封装半导体器件，其中每条迹线形成于所述第一电介质层的终结(308)上。
3.根据前述权利要求中任一项所述的封装半导体器件，其中每条迹线直接连接到所述多个焊盘之一。
4.根据前述权利要求中任一项所述的封装半导体器件，其中所述第二电介质层终结 (310)于所述管芯的有源面的周边之外。
5.根据前述权利要求中任一项所述的封装半导体器件，其中所述器件是晶圆级芯片尺寸封装器件。
6.一种制造封装半导体器件的方法，包括在半导体晶圆的有源面上形成第一电介质层，所述半导体晶圆包括半导体管芯阵列， 其中每个半导体管芯包括多个布置于所述管芯的有源面的周边周围的焊盘，所述第一电介质层终结于每个管芯上所述管芯的有源面的周边周围的多个焊盘之内(501)；在所述有源面上的导电层和所述第一电介质层中形成多条迹线，其中管芯上的每条迹线包括形成于所述多个焊盘之一上的下部和形成于所述第一电介质层上的上部(502)；在每个半导体管芯上形成第二电介质层(503)；形成多个焊料元件，每个所述焊料元件电连接到迹线的上部(504)；以及将所述半导体晶圆切割成多个封装半导体器件(505)。
7.根据权利要求6所述的方法，其中每条迹线包括形成于所述第一电介质层的终结上的中部。
8.根据权利要求7所述的方法，其中每条迹线包括所述下部和所述中部之间的另一部分，所述另一部分形成于所述管芯的有源表面上。
9.根据权利要求6-8中任一项所述的方法，其中在半导体晶圆的有源面上形成第一电介质层包括在半导体晶圆的有源面上沉积第一电介质层(510)；以及选择性蚀刻所述第一电介质层，以在每个管芯上所述管芯的有源面的周边周围的多个焊盘之内终结所述第一电介质层(511)。
10.根据权利要求6-9中任一项所述的方法，其中所述器件是晶圆级芯片尺寸封装器件。
11.基本如参考附图中的图3-4和6-7中的任一幅所述的封装半导体器件。
12.基本如参考附图中的图5所述的制造封装半导体器件的方法。
全文摘要
描述了一种改善的晶圆级芯片尺寸封装技术，其不使用包封通孔在重定向层和半导体管芯上的焊盘环之内的焊盘之间进行连接。在实施例中，形成第一电介质层，使其终结于每个管芯上的管芯焊盘环之内。然后在导电层中形成迹线，其接触焊盘之一并且设置于开口边缘上方到达第一电介质层的表面上。可以使用这些迹线来形成焊盘和焊球之间的电连接。
文档编号H01L23/31GK102217061SQ200980142314
公开日2011年10月12日 申请日期2009年9月14日 优先权日2008年10月22日
发明者A·霍兰 申请人:剑桥硅无线电通信有限公司