专利名称：改善的rf cmos晶体管设计的制作方法
改善的RF CMOS晶体管设计
背景技术：
典型的RF(射频)CM0S(互补金属氧化物半导体)晶体管包括窄金属线(也称为 “叉指”)的梳状布置，其将源极和漏极端子连接起来。这种多指设计一开始是为了使用包括铝金属层和钨通孔的互连的技术而开发的，这些设计受到有限数量的可用互连级别、材料性质和处理考虑(例如，通孔的电阻以及与氢气吸气剂相关的问题)的推动。新近以来，随着处理技术的改进，以便变为铜互连，过渡到更短的栅极长度，且栅极氧化物的厚度减小。 尽管缩放栅极长度显著提高了晶体管沟道的切换速度，但栅极电极以及源极和漏极的串联电阻增大，限制了性能的增益并劣化了噪声性能。为了减轻这些效应，已经修改了常规布局，以包括更多栅极叉指，沟道宽度减小，以便维持相同的总器件宽度和驱动电流。此外，已经修改了布局以包括在两端通往栅极的连接。图1是RF CMOS晶体管设计的示意图，仅示出了 CMOS层的子集有源区域(也称为“有源”)102，栅极电极(也称为“多晶硅”，不过栅极电极可以由多晶硅之外的其它材料构成)104，金属-1 106和金属-2 108。在本范例中，在金属-1(未示出)正上方的金属-2 层108中形成金属叉指110，连接到源极和漏极端子112、114的叉指交叉布置。金属_1层 106提供了栅极圈，其包括器件周边附近的金属环116。不过，使用更窄的金属连接线(其中由箭头121表示连接宽度)导致源极和漏极连接的电流承载能力下降(受到电迁移准则限制)，还导致这些连接的串联电阻增大(导致沿叉指连接出现电压降)。下文所述的实施例不限于解决了已知RF CMOS晶体管和晶体管设计的任何或全部缺点的实施方式。
发明内容
提供这一概要以简化形式介绍精选的概念，在下文的具体实施方式
中会进一步描述。这种概要并非要标识所主张主题的关键特征或基本特征，也不是要用作确定所主张主题范围时的辅助。描述了一种改善的RF CMOS晶体管设计。基本位于晶体管有源区域上方的局部窄互连线均连接到源极端子或漏极端子。与局部互连线正交地布置源极和漏极端子，每个端子基本上比局部互连线更宽。在范例中，局部互连线形成于第一金属层中，源极和漏极端子形成于一个或多个后续金属层中。第一方面提供了一种适于在MOS工艺中制造的晶体管设计，所述晶体管设计包括基本限于所述晶体管有源区域上方的多个局部互连线；以及与所述多个局部互连线中的每一个正交布置的源极端子和漏极端子，其中每个端子电连接到至少一个局部互连线。所述源极端子和所述漏极端子可以基本上比局部互连线更宽。所述源极端子和所述漏极端子可以形成于不同金属层中。晶体管设计还可以包括第二漏极端子，且其中所述漏极端子布置在所述源极端子的任一侧。
所述晶体管设计还可以包括栅极条，且其中所述栅极条基本跨过所述晶体管的中心布设。所述晶体管设计还可以包括伪栅极电极结构；以及与所述伪栅极电极结构相邻的井抽头，并且其中所述伪栅极电极结构可以电连接到所述井抽头。局部互连线可以包括与较宽部分相邻的至少一个窄部分，且其中仅所述至少一个窄部分借助至少一个通孔直接连接到源极端子和漏极端子之一。所述晶体管设计还可以包括与晶体管一起共享所述有源区域的联井(well-tie)。第二方面提供了一种利用上述晶体管设计制造的晶体管。第三方面提供了一种包括利用上述晶体管设计制造的晶体管的集成电路管芯，第四方面提供了一种包括多个这样的集成电路管芯的晶圆。第五方面提供了一种制造晶体管的方法，包括在晶圆上形成有源区域；至少在第一金属层中形成限于基本在有源区域上方的多个局部互连线；以及在至少一个后续金属层中形成源极端子和漏极端子，其中所述源极端子和所述漏极端子布置成与所述多个局部互连线中的每一个正交，且每个端子电连接到至少一个局部互连线。在至少一个后续金属层中形成源极端子和漏极端子的步骤可以包括在至少第二金属层中形成源极端子；以及在至少第三金属层中形成漏极端子。在至少一个后续金属层中形成源极端子和漏极端子的步骤可以包括在至少第二金属层中形成漏极端子；以及在至少第三金属层中形成源极端子。该方法还可以包括在至少第四金属层中形成栅极条，且其中所述栅极条基本跨过所述晶体管的中心布设。 在范例中，所述至少第一金属层包括金属-1层和金属-2层；所述至少第二金属层包括金属-3层；所述至少第三金属层包括金属-4层和金属-5层；并且所述至少第四金属层包括金属-6层。其它方面提供了一种基本如参考附图中的图2-11和13-14的任一幅所述的晶体管设计以及一种根据基本如参考附图中的图2-11和13-14的任一幅所述的设计制造的晶体管。对于技术人员而言显然可以酌情组合优选特征，并可以将优选特征与本发明任意方面组合。
将参考以下附图以举例方式描述本发明的实施例，附图中图1是常规RF CMOS晶体管设计的示意图；图2-11示出了改善的RF CMOS晶体管设计的范例各方面的示意图；图12示出了利用图11所示的改善的RF CMOS晶体管设计获得的初步性能测量的曲线图；以及图13-14示出了通过平铺改善的RF CMOS晶体管设计形成的晶体管阵列的示意图。在所有附图中使用通用的附图标记以表示类似特征。
具体实施例方式下文仅通过举例描述本发明的实施例。这些范例代表申请人当前所知的将本发明投入实践的最好方式，但它们未必是可以实现它的仅有方式。说明书阐述了范例的功能以及构造和操作范例的步骤序列。不过，可以由不同范例实现相同或等价的功能和序列。图2是改善的RF CMOS晶体管设计各方面的示意图，仅示出了 CMOS层的子集，包括有源区域(在这里可以称为“有源”)202、栅极电极(这里可以称为“多晶硅”)、通孔212 和实现于一个或多个金属层中的各种特征206，208，210。要认识到，完整的RF CMOS晶体管设计包括为了清晰而在图2中未示出的其它层(例如触点)和其它特征(例如联井)。接下来的图可以展示更少/更多的层，可以包括这些额外特征中的一些，不过要认识到，图可能会出于清晰的原因显示较少的特征和/或层的集合。在图2所示的改善的RF CMOS晶体管设计中，将窄金属线206用作有源区域202上方的局部互连(即，它们不延伸，或基本不延伸超过有源区域202的边缘)。在这里可以将窄金属线说成基本在有源区域202 “之内”。这并不暗示金属线嵌入有源区域之内，而是指在观看设计时(例如，如图2所示)层是交叠的，在这种情况下，窄金属线基本位于有源区域(在制造时，是用于窄金属线的金属层下方的层)所占据的区域轮廓之内。局部互连线可以延伸超过有源区域，例如，以容纳更多通孔，用于连接到源极或漏极端子线。这些窄金属线206可以由接近衬底，例如在金属-1(第一金属层)中的一个或多个金属层形成。源极和漏极端子208，210(或210，208，因为两者可以互换)由用于局部互连的金属层上方(例如金属-2中和/或上方)的一个或多个金属层形成。这些端子208，210与栅极和局部互连206正交(或基本正交)地布置，包括基本上比局部互连线更宽(例如宽三倍或更多) 的线。通孔212(例如两个或更多通孔)用于在局部互连线206和源极和漏极端子208，210 之间电连接。通过迫使通往局部互连的窄线在(或基本在)有源区域上方并且使用与窄线正交 (或基本正交)的更宽源极和漏极端子，窄金属叉指不用于从晶体管提取电流(与已知器件中不同)，这减轻了与这些窄金属线电流承载能力相关的问题，还减轻了窄金属叉指的电阻影响以及长期使用很多平行窄金属线导致的高电容贡献。源极和漏极端子的正交布置使得能够使用基本上更宽的线(如图2所示)，并提供了额外的自由度，允许在较低电容和电阻之间做权衡。除了使用有源区域上方的窄局部互连线和正交的更宽源极和漏极端子之外，还有若干其它改善的RF CMOS晶体管设计中可以包括的优化，这些优化包括 在不同金属层中设置源极和漏极端子(如图3所示)， 使用两个漏极端子和一个源极端子(如图4所示)或端子的其它对称布置， 使用跨过越器件中心的窄栅极条(如图5所示)替代器件周边周围的环(如图 1所示)， 通过将伪栅极连接到井抽头将它们缚住(如图6所示)， 将局部互连的部分加宽(如图7所示)， 使用紧靠在一起的联井(如图8所示)，即，其中联井与晶体管在同一有源区域上， 使用栅极连接每端超过一个触点(如图9所示)，以及
在相邻栅极的栅极电极(或多晶硅)之间形成连续连接(如图10所示)。在下文中更详细地描述了这些优化的每一种，要认识到，可以将这些优化中的任一种或多种与图2所示和上文所述的特征组合，以提供改善的RF CMOS晶体管设计的更多范例。例如，下文详细描述的图11示出了改善的RF CMOS晶体管单元(可以称为“正交单元，，)，其包括若干上文列出的优化。在第一范例优化中，源极和漏极端子208，210可以设置在不同金属层中。例如，如果在金属-1中实现局部互连206，可以在金属-2中形成源极端子，可以在金属-3中形成漏极端子(或者，可以在金属-2中形成漏极端子并可以在金属-3中形成源极端子)。图3 示出了可以在不同金属层中实现的结构序列的四种不同范例301-304，要认识到，可以在超过一个金属层中实现这些结构的任一个和/或可以不将这些金属层用于这些结构(例如， 可以在金属层1，2，4和5中实现四种结构)。在第一和第三范例301，303中，在漏极端子上方的金属层中实现源极端子，在第二和第三范例302，304中，在源极端子上方的金属层中实现漏极端子。选择在其中实现端子的层序列(例如源极在漏极上方或反之)可能取决于设计。例如，该选择可以取决于设计是否对源极或漏极电容敏感。在图3所示的范例中，在金属层中用于图示任何结构的最下层(可以是金属-1) 中，或在局部互连、源极和漏极端子上方的层(例如在金属-4中)中实现栅极条。范例还示出在所有情况下局部互连都实现于源极和漏极端子下方的金属层中。在范例中，可以在金属层金属-1到金属-η(其中η为整数)中实现局部互连，可以在金属层金属-(η+1)到金属_m(其中m为整数)中实现源极和漏极端子，可以在层金属-(彡m+1)中实现栅极条。在不同金属层中设置源极和漏极线使得线(例如在晶圆平面中)的间隔更小(例如，间隔可以小于对于所用具体工艺来说同一层中两条金属线间允许的最小间距)，以减小源极和漏极连接的电阻。此外，在不同金属层设置源极和漏极线减小了源极到漏极的电容。在第二范例优化中，晶体管可以包括两个漏极端子和一个源极端子，或源极和漏极端子的其它对称布置。图4示出了改善的RF CMOS晶体管设计各方面的示意图，其包括这种优化，并包括一个源极端子402和布置在源极端子402任一侧的两个漏极端子404，406。 在一个范例中，可以将这种优化与第一范例优化组合，使得源极和漏极端子形成于不同金属层中。在图4所示的结构具体范例和图3的范例301或302所示的层序列中，可以在金属-1和金属-2中实现局部互连线206，可以在金属-3中实现外部端子404，406 (其可以是漏极/源极)，可以在金属-4和金属-5中实现中央端子402 (其可以是源极/漏极)，并可以在金属-6中实现栅极条(图4中未示出)。在源极端子402任一侧上使用两个漏极端子404，406实现了对称布置，这样获得了对来自漏极上高压脉冲的损伤较不敏感的晶体管设计，高压脉冲可能是静电放电(ESD) 的结果。对称设计意味着不太可能发生局部互连(或在常规设计中，连接到漏极端子的其它窄金属线)一端的集中急速返回效应，结果，在发生损伤(例如，栅极氧化物击穿或金属轨道熔化)之前器件能够承受更大的应力。这可能是有利的，因为RF晶体管常用于提供低水平ESD保护(例如以便减小寄生电容)是有利的区域。 对于非常窄沟道宽度而言(其中图4中由箭头408表示沟道宽度)，工艺设计规则可能不允许在通往两条漏极线404，406的连接上布置满意数量的通孔212。在这种情况下， (金属-1)局部互连两端的电阻电压降变得微不足道，仅可以使用一个正交的漏极线(如图 2所示)，而不是两条漏极线(如图4所示)。在第三范例优化中，晶体管设计可以包括跨过越器件中心的窄栅极条替代器件周边周围的环(如图1所示)。图5示出了包括这种优化(栅极条502)改善的RF CMOS晶体管设计各方面的示意图。在图示的范例中，栅极条502包括窄线，通过将这条线跨过器件中心布设，使其遵循最短路径。不必使栅极条成为宽线，而是可以选择线的宽度，使得与栅极电阻相比，栅极条的电阻可以忽略。只要栅极条两端之间的电阻至少比栅极自身电阻小一个数量级，进一步(例如使用更宽的线)减小栅极条的电阻就不会提供任何显著益处。通过在有源晶体管区域上方布设源极和漏极并且跨过单元中心布设栅极条，减小了单元的总覆盖区。在一个范例中，可以将单元的覆盖区减小到大约为常规单元的70%，常规单元在器件周边附近布设栅极条(例如，如图1所示)。此外，这种优化避免了与感性耦合到灵敏栅极节点相关联的可能问题，这是由形成器件周围电感器的(图1的)环形栅极条116导致的，可能因平铺常规设计而加重。此外，这种优化减小了寄生(栅极到衬底)电容。这种优化还能够更容易平铺单个的晶体管单元以生成晶体管阵列，如下文更详细所述。可以通过单元上下边缘处较低金属层(通过包括通孔506连接中的每一个金属层中的特征的结构504)向上传递栅极信号，使得能够将栅极布设到任何金属层。栅极条 502自身可以实现于局部互连，源极和漏极端子上方的任何金属层中，例如，如图3中的范例301和302所示(例如，在金属-3或以上，其中，源极和漏极端子实现于同一金属层中， 或在金属-4或以上，其中源极和漏极端子实现于不同金属层，如第一范例优化中所述)。图 3中的范例303和304与本第三范例优化不是兼容的。在第四范例优化中，可以通过(例如，使用连接到有源区域606的区域的金属轨道 604)将伪栅极602连接到井抽头将它们缚住。图6示出了包括这种优化改善的RF CMOS晶体管设计各方面的示意图。这防止了由于未知电势处的浮置栅极导致的变动。要认识到，像任一幅图中所示的全部设计范例那样，出于清晰的原因，图6仅示出了 CMOS层的子集(例如，图6中未示出金属轨道604和有源区域606之间的接触)。在第五范例优化中，可以加宽局部互连的部分702，其中该部分不经由通孔直接连接到源极/漏极端子。图7示出了改善的RF CMOS晶体管设计各方面的示意图700，其包括这种优化，仅示出了有源区域202，局部互连206，702，源极和漏极端子208，210和这些端子和局部互连之间的通孔212。通过加宽局部互连的部分702，所有电流都承载在局部互连中，减小了 IR(或电压)降。在图示的范例中，加宽的区域在源极和漏极连接之间垂直偏移， 使电容保持为低值。图7还示出了改善的RF CMOS晶体管设计的第二范例710，其将这种优化与若干其它优化加以组合(例如使用两个漏极线和一个源极线并缚住伪栅极)。这个范例示出了设计的四个不同层面有源区712，多晶硅714，金属-1 716和通孔-1 718(其提供了金属-1 716和金属-2之间的电连接，未示出)。第六范例优化涉及移动联井(也可以称为井抽头)使其更接近晶体管主体，并将此限制到使用紧靠的联井，如图8所示。通过将联井移动得更接近，减小了衬底电阻，这是通过消除器件周边的栅极条环形结构(例如，如图1的常规设计中116所示)实现的。还减小了器件的总体尺寸。图8示出了改善的RF CMOS晶体管设计各方面的两个示意图，其包括紧靠的联井 (即，其中联井与晶体管在同一有源区域上)。使用紧靠的联井获得了电阻显著更低的衬底网络，因为通往井拾取部分的路径不通过隔离氧化物(例如，浅沟槽隔离，STI)下方，因此获得具有更低噪声系数的器件。第一幅图800示出了合并的有源区域形成晶体管主体的第一区域802和用于联井的第二区域804。在图示的范例中，在晶体管的每侧上都有联井区域804。使用NMOS的范例，第二幅图810示出了设计的更多层级有源区812，多晶硅814， P+ 816,N+ 818，接触820和金属-1 822，还示出了上述第四范例优化(将伪栅极连接到井抽头)。在第八范例优化中，可以在栅极连接的每一端使用超过一个触点，如图9所示。图 9示出了两幅示意图900，910，仅示出了 RF CMOS晶体管设计的一部分，仅示出了两层栅极电极和触点。第一幅图900示出了每个栅极902的每一端的一个触点904。第二幅图910 示出了每个栅极908的末端一对触点906的优化。这种优化减小了栅极连接的电阻。在第九范例优化中，相邻栅极的栅极电极可以具有连续的连接，如图10所示。图 10示出了示意图，其仅示出了改善的RF CMOS晶体管设计的一部分，仅示出了栅极电极层。 可以看出，尤其是通过比较图10和图9中的第一幅图900，栅极1004的末端部分1002是连续的，连接所有栅极。这有助于确保每个栅极上有相同电势。如上所述，局部互连可以由一个或多个金属层形成，在很多范例中，局部互连被示为实现于金属-1中。尽管为局部互连使用超过一个金属层(例如金属-1和金属-2)增大了寄生电容，但它确实减小了局部互连的电阻并提高了局部互连的电流承载能力，这可能对一些应用是有利的(例如，随着处理技术的改进，工艺尺度在减小)。以上描述详述了可以独立或通过任何组合来实施的若干不同优化。图11示出了改善的RF CMOS晶体管设计的另一范例，其结合了若干上述优化。图11示出了设计的五幅视图1101-1105，其中向后继视图增加了附加层 第一幅视图1101示出了有源区域1110和栅极电极1111， 第二幅视图1102增加了接触层1112和金属_1层1113， 第三幅视图1103增加了通孔-1 1114和金属-2 1115， 第四幅视图1104增加了通孔-2 1116和金属-3 1117，以及 第五幅视图1105增加了通孔-3 1118和金属-4 1119。改善的RF CMOS晶体管的本范例使用金属_1中的窄金属线1120作为局部互连， 这些窄金属线被约束到晶体管有源区域1121上方(如第二幅视图1102中所示)，此外，使用比局部互连线1120更宽的线将源极和漏极端子1122-11 正交地布设到栅极1125。图 11中的设计还示出，源极和漏极端子1122-11M布设于不同金属层面中，源极端子1122设置于金属-2中，布置于源极端子1122任一侧的两个漏极端子1123-1IM设置于金属_3中。 金属-4层1119提供了跨过器件中心的窄栅极条，(通过通孔-1，通孔-2和通孔- 通过单元上下边缘11 ，1127的较低金属层面(例如金属-1到金属-4)将栅极信号向上传递。 也通过将伪栅极11 连接到井抽头11 将它们缚住。图11中所示的改善的RF CMOS晶体管设计与常规设计相比具有更小的本征电阻和电容。具体而言，(与常规设计相比)，该设计每单位长度具有更小的栅极电阻，减轻了对源极和漏极连接的串联电阻和电流承载能力的忧虑。这种设计的布局面积也小于常规单元 (例如，常规单元尺寸的70%左右)。图12示出了利用诸如图11所示的设计获得的初步性能测量的曲线图，在图12中将该设计称为“正交单元”(线1201)。该曲线图示出了 40nm CMOS中器件的结果，其被汲取沟道宽度为1. 1 μ m，栅极长度为0. 04 μ m，有四个栅极叉指(NF = 4)。该曲线图示出，与常规设计(线1202)相比，可以实现特征频率的改进。出于若干原因，包括它对栅极电阻不敏感，特征频率不是用于评估设计的理想度量。特征频率与器件的跨导成正比，与栅极到源极和栅极到漏极的电容之和成反比。不过，从图12可以看出，与常规设计相比，正交单元设计(例如，如图11所示)具有更高的特征频率。图12还示出了可以通过独立使用上述优化中的两种能够实现的改进。局部互连的调制(上文参考图7所述的“调制的Ml”线120 和紧靠的联井(上文参考图8所述的线1204)都提供了独立的增强并进一步增大了特征频率。通过共同使用这两种优化，将进一步增大特征频率(图12中未示出)。上述改善的RF CMOS晶体管设计提供了不仅小于常规单元而且纵横比接近一的设计。将这与常规设计比较，在常规设计中减小沟道宽度的需要(如上所述)导致具有高高宽比的器件布局。这里所述的改进设计提供的更小高宽比减小了器件的寄生电阻、电容和电感。不过要认识到，这里所述的技术不限于用于设计高宽比接近一的RF晶体管，在有些情况下，可以设计高宽比高很多的单元，图14中示出了这种设计的范例。上述改善的RF CMOS晶体管设计提供了一种单元，其中单元的相对边缘相当，即， 单元具有沿一个轴的镜像对称(例如，图6所示的范例)，在一些情况下，具有沿两个轴的镜像对称(例如，图11中所示的范例)。上述改进设计在单元两个相对边缘中的每一个上提供源极和漏极连接并在单元两个垂直边缘上提供栅极连接。这种等价性使得能够容易地平铺单元以制造晶体管阵列，如果需要的话，可以在两个维度(例如，水平(χ)和垂直(y) 方向上)平铺这里所述的改进设计，以便实现所需的总器件宽度。图13示出了晶体管阵列 1300的示意图，其包括2X2阵列的正交单元1301(例如，其中每个正交单元1301如图11 所示)，NF = 4。可以将图13中所示的平铺布置与常规设计(例如，图1所示)进行比较，在常规设计中，源极连接在单元与漏极连接相对一侧上，结果，仅能够在单一方向(X轴方向)上平铺设计。平铺单位单元设计(例如单位单元1301)提供了晶体管阵列，其中可以减少所需的建模工作量。例如，如果对单位单元建模并表述特征，则减小了需要对组合RF布局单元 (即晶体管阵列)进行表征和建模的参数空间。在使用亚-IOOnm CMOS技术制造晶体管时这可能特别有利，其中应变和其它工艺交互引入的额外效应常常会使器件建模和模拟复杂化。图14示出了替代平铺布置。图14所示的晶体管阵列1400包括1 X 2阵列(NF = 8)，其中每个单位单元1401具有图13所示单位单元1301两倍多的叉指。这种设计比图 13所示的设计需要更少的面积，因为省略了井抽头(例如，图13中所示的井抽头1302)；不过，包括井抽头(如图13的布置中所示)获得了噪声更低的器件。因此，选择使用哪种平铺策略(例如图13或图14中所示)可以取决于设计例如，在需要低噪声器件时，图13的设计可能更适当，但在栅极电阻为关键参数时，图14所示的设计可能更适当。也可以使用二维阵列(如图13所示)，其中(每单位单元)叉指数目本来在可用建模和表征的范围之外。栅极连接的位置以及(例如通过使用上述第三范例的优化)在每个单元周边附近避免栅极条还提高了平铺单位单元的能力，同时避免了栅极连接的回路，这可能提供不希望出现的效果(例如，由于电感耦合到敏感的栅极节点而造成的干扰)。在图13和14所示的平铺布置中，都仅有栅极连接的星形布设，未引入回路。上述范例示出特定端子被标记为源极端子，特定端子被标记为漏极端子。不过，在这里所述的任何范例中，源极和漏极端子线的作用可以互换。尽管上述设计改进和额外优化为使用铜互连的处理方案提供了特定益处，可以在其它处理技术中，例如无论是否将其它金属用于互连，实施这里所述的技术和设计。尽管上文结合改善的RF CMOS晶体管描述了设计改进，但可以在任何MOS工艺中将技术应用于任何晶体管(例如，用于非RF晶体管)。本领域技术人员将会明了，可以扩展或改变这里给出的任何范围或装置的值而不丢失所寻求的效果。要理解的是，上述益处和优点可能涉及一个实施例，或可能涉及几个实施例。实施例不限于解决任何或全部所述问题的实施例或具有任何或全部所述益处和优点的实施例。对“一”项目的任何提及都是指一个或多个那些项目。这里使用术语“包括”表示包括所述的方法框或元件，不过这样的框或元件不包括排他性列表，方法或设备可以包含额外的块或元件。可以以任何适当次序，或者在适当的情况下同时执行这里所述的方法步骤。此外， 可以从任何方法中删除个体框而不脱离这里所述主题的精神和范围。可以将上述任意范例的各方面与所述其它范例的各方面组合以形成其它范例而不损失所寻求的效果。要理解的是，优选实施例的以上描述仅仅是通过举例给出的，可以由本领域的技术人员做出各种修改。尽管上文以某种程度的特定性或参考一个或多个单个实施例描述了各实施例，本领域的技术人员可以对公开的实施例做出很多变更而不脱离本发明的精神或范围。
权利要求
1.一种适于在MOS工艺中制造的晶体管设计，所述晶体管设计包括基本限于所述晶体管的有源区域(20 上方的多个局部互连线O06)；以及与所述多个局部互连线中的每一个局部互连线正交布置的源极端子和漏极端子(208， 210)，其中每个端子电连接到至少一个局部互连线。
2.根据权利要求1所述的晶体管设计，其中所述源极端子和所述漏极端子基本上比局部互连线更宽。
3.根据前述权利要求的任一项所述的晶体管设计，其中所述源极端子和所述漏极端子形成于不同金属层中。
4.根据前述权利要求的任一项所述的晶体管设计，还包括第二漏极端子，并且其中所述漏极端子(404，406)布置在所述源极端子002)的任一侧。
5.根据前述权利要求的任一项所述的晶体管设计，还包括栅极条(502)，并且其中所述栅极条基本跨过所述晶体管的中心布设。
6.根据前述权利要求的任一项所述的晶体管设计，还包括伪栅极电极结构(602)；以及与所述伪栅极电极结构相邻的井抽头(606)，并且其中所述伪栅极电极结构电连接到所述井抽头。
7.根据前述权利要求的任一项所述的晶体管设计，其中局部互连线包括与较宽部分 (702)相邻的至少一个窄部分006)，并且其中仅所述至少一个窄部分借助至少一个通孔 (212)而直接连接到源极端子和漏极端子之一。
8.根据前述权利要求的任一项所述的晶体管设计，还包括共享所述晶体管的所述有源区域的联井。
9.一种利用根据前述权利要求中的任一项所述的晶体管设计制造的晶体管。
10.一种集成电路管芯，包括利用根据权利要求1-8中的任一项所述的晶体管设计制造的晶体管。
11.一种晶圆，包括根据权利要求10所述的多个集成电路管芯。
12.一种制造晶体管的方法，包括在晶圆上形成有源区域O02)；在至少第一金属层中形成基本上限于在所述有源区域上方的多个局部互连线(206)；以及在至少一个后续金属层中形成源极端子和漏极端子008，210)，其中所述源极端子和所述漏极端子被布置成与所述多个局部互连线中的每一个正交，并且每个端子电连接到至少一个局部互连线。
13.根据权利要求12所述的方法，其中在至少一个后续金属层中形成源极端子和漏极端子包括在至少第二金属层中形成源极端子；以及在至少第三金属层中形成漏极端子。
14.根据权利要求12所述的方法，其中在至少一个后续金属层中形成源极端子和漏极端子包括在至少第二金属层中形成漏极端子；以及在至少第三金属层中形成源极端子。
15.根据权利要求13或14所述的方法，还包括在至少第四金属层中形成栅极条(502)，并且其中所述栅极条基本跨过所述晶体管的中心布设。
16.根据权利要求15所述的方法，其中所述至少第一金属层包括金属-1层和金属-2层； 所述至少第二金属层包括金属-3层； 所述至少第三金属层包括金属-4层和金属-5层；并且所述至少第四金属层包括金属-6层。
17.一种基本如参考附图中的图2-11和13-14的任一幅所述的晶体管设计。
18.一种根据基本如参考附图中的图2-11和13-14的任一幅所述的设计制造的晶体
全文摘要
描述了一种改善的RF CMOS晶体管设计。基本位于晶体管的有源区域上方的局部窄互连线均连接到源极端子或漏极端子。与局部互连线正交地布置源极和漏极端子，每个端子比局部互连线显著更宽。在范例中，局部互连线形成于第一金属层中，源极和漏极端子形成于一个或多个后续金属层中。
文档编号H01L29/06GK102246305SQ200980150543
公开日2011年11月16日 申请日期2009年11月25日 优先权日2008年12月22日
发明者R·赫贝霍尔茨 申请人:剑桥硅无线电通信有限公司