深沟槽变容器的制作方法

专利名称：深沟槽变容器的制作方法
技术领域：
本发明涉及半导体结构，尤其涉及与深沟槽线性电容器兼容的深沟槽变容器及其制造方法。
背景技术：
变容器为具有压敏电容的半导体器件。通常与绝缘体接触的半导体表面处的空间电荷区以及累积随着所施加的电压而变，以产生依赖于偏压的电容。许多电子电路内都可有利地采用变容器内电容的变化性，而在放大器、振荡器以及频率合成器内提供有用的功能。例如变容器可用来构造电压控制振荡器(VCO)，其产生可调整的稳定频率，而不必采用具有多个振荡器的电路。mi提出的美国专利第7，129,801 号显示VCO电路内变容器的示例使用。VCO为构造收发器电路、锁相回路(PLL)电路以及其他无线通信电路的通用基本构造模块。采用平面配置的金属氧化物半导体(M0Q变容器为此技术领域所熟知。这种先前的MOS变容器通常采用与栅极电介质相同的介电材料作为节点电介质，其将第一上覆电极与第二下覆电极分隔。不过，随着半导体技术中栅极电介质的缩小，这种MOS变容器的性能会因为漏电流通过节点电介质而有负面影响，此节点电介质的厚度与栅极电介质相同，因为这两者都用相同的工艺步骤形成，并且具有一致的成分与厚度。虽然在节点电介质使用较厚的介电层会减少漏电流通过熟知的变容器，但是这种改变将伴随具有栅极电介质厚度相应增加的场效晶体管器件性能劣化。另外，这种方式通过减少累积模式内的最大电容，对变容器的可调整性有负面影响。虽然业界内也已知采用具有最低漏电流以及高面积电容密度的分离式厚节点电介质的深沟槽电容器，但是这种深沟槽电容器为具有固定电容的线性电容器，并且不提供电容的任何变动。鉴于上述，需要一种可提供高面积电容密度和最少漏电流以及电容变化性的半导体变容器及其制造方法。另外，许多半导体电路都需要变容器以及线性电容器。因此，存在对于一种包含这样的半导体变容器的半导体结构，以及在相同半导体芯片内具有高面积电容密度和最少漏电流的线性电容器的需求。

发明内容
本发明利用提供包含深沟槽变容器的半导体结构以及制造该结构的方法来解决上述需求，其中变容器具有高面积电容密度以及最少漏电流，且结构可以可选地包含线性深沟槽电容器。根据本发明，第一深沟槽以及可选的第二深沟槽形成于半导体衬底内。掩埋板层形成于假设存在的可选的第二深沟槽的侧壁外，而第一深沟槽的侧壁受保护免于引入掺杂剂，以避免在第一深沟槽上形成任何掩埋板层。第一沟槽的内部填充导电材料，以形成变容器内部电极。从半导体衬底顶表面延伸至小于第一深沟槽深度的第一深度的第一掺杂阱形成于第一深沟槽上部外面并与之邻接，来构成外部变容器电极。第二沟槽的内部填充导电材料，以形成线性电容器的电容器内部电极。另一第一掺杂阱和与其连接的掩埋板层则共同构成线性电容器的外部电容器电极。具有与第一掺杂阱相反导电类型的第二掺杂阱可在第一深沟槽四周形成于第一掺杂阱之下。第二掺杂阱构成可连接至变容器外部电极的第二变容器外部电极。在第二掺杂阱底下可形成其他掺杂阱，来形成可连接至变容器外部电极的其他变容器外部电极。许多阱的掺杂浓度与掺杂剂类型可调整，以形成具有不同依赖于电压的电容特性的组件变容器。通过并联多个组件变容器，提供对变容器内部电极与变容器外部电极之间的电压具有复杂的电压依赖性的电容的变容器。除了于第一深沟槽内形成的变容器以外，第二沟槽内的深沟槽电容器针对所施加的电压差异提供电容的线性响应，即固定电容。根据本发明的一个方面，提供一种半导体结构，其包含深沟槽，其位于半导体衬底内并且具有位于距离半导体衬底顶表面第一深度的底表面；节点电介质，其邻接深沟槽的侧壁及底表面；导电内部电极，其位于节点电介质内；掺杂阱，其从半导体衬底的顶表面延伸至第二深度，掺杂阱位于深沟槽之外，并且邻接并横向包围节点电介质，其中第二深度小于第一深度；以及半导体区域，其具有与掺杂阱不同的掺杂剂浓度或不同导电类型的掺杂，半导体区域位于半导体衬底内，并且邻接并横向包围深沟槽的距半导体衬底的顶表面一深度之下的整体下部，其中该深度小于第一深度。在具体实施例内，半导体结构还包含第二掺杂阱，其位于半导体衬底内并且从第二深度延伸至第三深度，其中第二掺杂阱位于深沟槽之外并且邻接并横向包围节点电介质，其中第三深度大于第二深度并且小于第一深度。在其另一具体实施例内，半导体结构还包含第三掺杂阱，其位于半导体衬底内并且从第三深度延伸至第四深度，其中第三掺杂阱位于深沟槽之外并且邻接并横向包围节点电介质，其中第四深度大于第三深度并且小于第一深度。根据本发明的另一方面，提供另一种半导体结构，其包含第一深沟槽，其位于半导体衬底内并且具有位于距离半导体衬底顶表面第一深度的底表面；第一节点电介质，其邻接第一深沟槽的侧壁及底表面；第一导电内部电极，其位于第一节点电介质内；掺杂阱，其从半导体衬底的顶表面延伸至第二深度，掺杂阱位于第一深沟槽之外， 并且邻接并横向包围第一节点电介质，其中第二深度小于第一深度；半导体区域，其具有与掺杂阱不同的掺杂剂浓度或不同导电类型的掺杂，半导体区域位于半导体衬底内，并且邻接并横向包围第一深沟槽的距半导体衬底的顶表面一深度之下的整体下部，其中该深度小于第一深度；第二深沟槽，其位于半导体衬底内并且具有位于第一深度的底表面；第二节点电介质，其邻接第二深沟槽的侧壁及底表面；
第二导电内部电极，其位于第二节点电介质内；以及掩埋板层，其位于第二节点电介质之下及之外，并且横向包围并横向邻接于第二节点电介质并且在第一深度上邻接于第二节点电介质的底表面。根据本发明的又另一方面，提供一种形成半导体结构的方法，该方法包含提供包含半导体区域的半导体衬底，半导体区域具有第一导电类型的掺杂；形成从半导体衬底的顶表面延伸至半导体区域内第一深度的深沟槽；在深沟槽的侧壁以及底表面上形成节点电介质，其中深沟槽的表面整体具有第一导电类型的掺杂；在节点电介质内形成导电内部电极；以及通过引入掺杂剂进入半导体区域的上部来转换半导体区域的上部，形成从半导体衬底的顶表面延伸至深沟槽外的第二深度的掺杂阱，其中掺杂阱邻接并横向包围节点电介质，并且其中第二深度小于第一深度。形成掺杂阱之后，半导体区域的剩余部分可在第二深度上与掺杂阱邻接。在具体实施例内，该方法可另包含通过在半导体区域内注入掺杂剂来形成第二掺杂阱，其中第二掺杂阱从第二深度延伸至第三深度，其中第二掺杂阱位于深沟槽之外并且邻接并横向包围节点电介质，其中第三深度大于第二深度并且小于第一深度。形成第二掺杂阱之后，半导体区域的剩余部分可在第三深度上与第二掺杂阱邻接。第二掺杂阱与掺杂阱可具有不同掺杂剂浓度或不同掺杂导电类型。第二掺杂阱可具有第一导电类型的掺杂剂，且掺杂阱可具有第二导电类型的掺杂剂。另外，第二掺杂阱可具有第二导电类型的掺杂剂，且掺杂阱可具有第一导电类型的掺杂剂。该方法可还包含直接在导电内部电极的顶表面上形成第一接触通路孔；
直接在掺杂阱上形成第二接触通路孔；形成从半导体衬底的顶表面延伸到第二掺杂阱的导电穿通区域；直接在导电穿通区域上形成第三接触通路孔；形成从半导体衬底的顶表面延伸到第三掺杂阱的另一导电穿通区域；以及直接在另一导电穿通区域上形成第四接触通路孔，其中通过金属互连结构，第四接触通路孔、第三接触通路孔以及第二接触通路孔电性短路。在另一具体实施例内，该方法还包含通过在半导体区域内注入掺杂剂来形成第二掺杂阱，其中第二掺杂阱从第二深度延伸至第三深度，并且第二掺杂阱位于深沟槽之外并且邻接并横向包围节点电介质，并且第三深度大于第二深度并且小于第一深度。在另一具体实施例内，第二掺杂阱与掺杂阱具有不同掺杂剂浓度或不同掺杂导电类型。在又另一具体实施例内，该方法还包含直接在导电内部电极的顶表面上形成第一接触通路孔；直接在掺杂阱上形成第二接触通路孔；形成从半导体衬底的顶表面延伸到第二掺杂阱的导电穿通区域；以及形成与导电穿通区域垂直邻接的第三接触通路孔，其中通过金属互连结构，第三接触通路孔和第二接触通路孔电性短路。在又另一具体实施例内，该方法还包含在半导体衬底内形成第三掺杂阱，其中第三掺杂阱从第三深度延伸至第四深度，其中第三掺杂阱位于深沟槽之外并且邻接并横向包围节点电介质，其中第四深度大于第三深度并且小于第一深度，其中第三掺杂阱具有与第二掺杂阱不同的掺杂剂浓度或不同的掺杂导电类型，并且其中第三掺杂阱具有与掺杂阱不同的掺杂剂浓度或不同的掺杂导电类型。根据本发明的又另一方面，提供形成半导体结构的另一方法，该方法包含提供包含半导体区域的半导体衬底，半导体区域具有第一导电类型的掺杂；形成第一深沟槽与第二深沟槽，其每一个都从半导体衬底的顶表面延伸至半导体区域中的第一深度；在第二深沟槽侧壁上形成具有第二导电类型掺杂的掩埋板层，而保护第一沟槽的侧壁整体免于引入任何第二导电类型的掺杂剂，其中第二导电类型与第一导电类型相反；在第一深沟槽的侧壁以及底表面上形成第一节点电介质，其中第一深沟槽的表面整体具有第一导电类型的掺杂；以及在第一节点电介质内形成第一导电内部电极。


图1为第一示例半导体结构在根据本发明第一具体实施例，形成第一深沟槽IlA 和第二深沟槽IlB之后的垂直剖面图。图2为第一示例半导体结构在根据本发明第一具体实施例，沉积含掺杂剂层并且图案化填充材料层37之后的垂直剖面图。图3为第一示例半导体结构在根据本发明第一具体实施例，形成掩埋板层20之后的垂直剖面图。图4为第一示例半导体结构在根据本发明第一具体实施例，形成节点介电层30L 和内部电极层40L之后的垂直剖面图。图5为第一示例半导体结构在根据本发明第一具体实施例，形成第一节点电介质 30A、第二节点电介质30B、变容器内部电极40A、电容器内部电极40B和浅沟槽隔离结构之后的垂直剖面图。图6为第一示例半导体结构在根据本发明第一具体实施例，形成变容器电极掺杂阱50和掩埋板接点掺杂阱52之后的垂直剖面图。图7为第一示例半导体结构在根据本发明第一具体实施例，形成中端(MOL)介电层90、第一变容器电极接触通路孔92、第二变容器电极接触通路孔94、第一电容器电极接触通路孔91和第二电容器电极接触通路孔93之后的垂直剖面图。图8为图7的第一示例半导体结构当中为了清晰起见，而不显示MOL介电层90的俯视图。图9为根据本发明第二具体实施例的第二示例半导体结构在对应于本发明第一具体实施例图7的步骤的垂直剖面图。图10为图9的第二示例半导体结构当中为了清晰起见不显示MOL介电层90的俯视图。
图11为根据本发明第三具体实施例的第三示例半导体结构的垂直剖面图。图12为根据本发明第四具体实施例的第四示例半导体结构的垂直剖面图。图13为根据本发明第五具体实施例的第五示例半导体结构的垂直剖面图。图14为根据本发明第六具体实施例的第六示例半导体结构在对应于本发明第一具体实施例的图3的工艺步骤的垂直剖面图。图15为第一示例半导体结构内或第二示例半导体结构内，变容器的示例依赖于电压的电容曲线。图16为其中对变容器达成基本固定电容的情况，在第三示例半导体结构内变容器的示例依赖于电压的电容曲线。图17为其中在变容器的电压操作范围内达成最小电容的情况，在第三示例半导体结构内变容器的示例依赖于电压的电容曲线。图18为其中变容器具有复杂电压依赖性的情况，在第四或第六示例半导体结构内变容器的示例依赖于电压的电容曲线。
具体实施例方式如上述，本发明涉及与深沟槽线性电容器兼容的深沟槽变容器及其制造方法，其将用附图详细说明。请注意，在不同的具体实施例当中，相同的参考编号代表相同的组件。请参阅图1，根据本发明第一具体实施例的第一示例半导体结构包含半导体衬底 8，其中内含半导体区域10、第一深沟槽IlA和第二深沟槽11B。优选半导体区域10包含单晶半导体材料。半导体材料可从，但不受限于从硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V族半导体材料、II-VI族半导体材料、有机半导体材料以及其他族半导体材料当中选择。一般来说，半导体材料包含硅。优选地，半导体衬底8为单晶衬底，其中整个半导体区域10都为外延对准单晶材料。半导体衬底8可为体衬底或包含至少一个体部分的复合衬底。半导体衬底8在半导体区域10内有内建应力。虽然使用体衬底说明本发明，此处也明确考虑在复合衬底上实施本发明。第一深沟槽IlA和第二深沟槽IlB由业界内已知的方法形成，尤其是在半导体衬底8的顶表面13上形成至少一个焊垫层12与掩蔽层(未显示)。至少一个焊垫层12包含介电氧化物层、介电氮化物层或者这两者的堆叠。举例来说，至少一个焊垫层12可包含氧化硅层(未显示)和氮化硅层(未显示)的堆叠。氧化硅层可直接位于半导体区域10 之上，并且具有从大约Inm到大约30nm的厚度，且通常从大约3nm到大约12nm。氮化硅层可位于氧化硅层之上且具有从大约30nm到大约300nm的厚度，且通常从大约60nm到大约 200nm。掩蔽层形成于至少一个焊垫层12的顶部上，并且包含另一介电材料，其可为硼硅酸盐玻璃(BSG)或无掺杂的硅酸盐玻璃(USG)。掩蔽层上涂抹光致抗蚀剂(未显示)，并以光刻方式图案化，以形成其中的两个开口。每一开口都对应于第一深沟槽IlA或第二深沟槽IlB的区域。光致抗蚀剂内的图案已经通过各向异性蚀刻转移至掩蔽层以及至少一个焊垫层12之内，此时，光致抗蚀剂可移除。掩蔽层内以及至少一个焊垫层12内的图案已经通过另一各向异性蚀刻转移至半导体衬底8之内，通过各向异性蚀刻移除半导体衬底8的暴露部分，以形成第一深沟槽IlA和第二深沟槽IlB。
第一深沟槽IlA和第二深沟槽IlB的每一个都包含基本上垂直的侧壁与底表面。 第一深沟槽IlA和第二深沟槽IlB的基本上垂直侧壁与垂直线(即与半导体衬底8的顶表面13垂直的直线)之间的角度可从0度到大约5度，优选0度到2度。第一深沟槽1IA和第二深沟槽IlB的底表面深度，在此称为第一深度dl，可从大约1微米到大约11微米，通常从大约3微米到大约8微米，不过在此也考虑较小与较大厚度。深沟槽为“深”，因为第一深度 dl超出后续所要形成的浅沟槽隔离结构的深度，其填充介电材料并且深度小于1微米。每一深沟槽(IlAUlB)的剖面形状都可为椭圆形或多边形，举例来说，每一深沟槽(IlAUlB) 的剖面形状都可为圆形或矩形。根据半导体衬底8结晶取向以及用来形成第一深沟槽IlA 及第二深沟槽IlB的各向异性蚀刻的蚀刻特性，第一深沟槽IlA或第二深沟槽IlB的剖面形状可随深度改变或可不随深度改变。掩蔽层随后被移除。在体半导体衬底的情况下，半导体区域10 (此时可为第一深沟槽IlA与第二深沟槽IlB之外的整个半导体衬底8)具有第一导电类型的掺杂，其可为ρ型或η型。在第一导电类型为P型的情况下，半导体区域10内的典型掺杂剂可为B、Ga Jn或其组合。在第一导电类型为η型的情况下，半导体区域10内的典型掺杂剂可为P、As、Sb或其组合。半导体区域10的掺杂剂浓度可从大约1. OxlO1Vcm3到大约3. OxlO1Vcm3,并且通常从大约1. OxlO16/ cm3到大约3. 0X1018/Cm3，不过在此也考虑较小或较大的掺杂剂浓度。请参阅图2，含掺杂剂层四由含掺杂剂材料的共形沉积所形成。含掺杂剂层四包含与第一导电类型相反的第二导电类型的掺杂剂。举例来说，若第一导电类型层为P型，则第二导电类型层为η型，反之亦然。含掺杂剂层四可包含掺杂硅酸盐玻璃。若第二导电类型为η型，则含掺杂剂层四可包含砷硅酸盐玻璃(ASG)或磷硅酸盐玻璃(PSG)。若第二导电类型为P型，则含掺杂剂层四可包含硼硅酸盐玻璃(BSG)。共形沉积可例如通过低压化学气相沉积(LPCVD)而产生。由于沉积工艺的共形特性，第一深沟槽IlA和第二深沟槽IlB 的整个侧壁与底表面被含掺杂剂层四所覆盖。含掺杂剂层四的厚度可从大约IOnm到大约lOOnm，通常从大约15nm到大约60nm。填充材料层37施加于含掺杂剂层四上，包含第一与第二深沟槽(IlAUlB)的内部。填充材料层37包含可通过曝光与显影而直接图案化的光致抗蚀剂。另外，填充材料层 37可包含半导体材料、绝缘体材料或金属材料，其可通过对光致抗蚀剂(未显示)图案化以及后续通过各向异性离子蚀刻转移光致抗蚀剂中的图案而图案化。在图案化填充材料层 37之后，填充材料层37存在于围绕第二深沟槽IlB的电容器区域C之上，而不存在于围绕第一深沟槽IlA的变容器区域V之上。通过采用填充材料层37作为蚀刻掩模的蚀刻，从变容器区域V内将含掺杂剂层四的暴露部分移除。优选地，该蚀刻针对半导体区域10的半导体材料具选择性。该蚀刻可为湿蚀刻或干蚀刻。从变容器区域V移除含掺杂剂层四之后，移除填充材料层37。在半导体区域10和含掺杂剂层四的暴露表面上可以可选地形成覆盖层(未显示)，以避免或减少不直接与含掺杂剂层四接触的半导体区域10表面的自动掺杂。请参阅图3，通过将第二导电类型的掺杂剂往外扩散进入邻接并横向包围第二深沟槽IlB侧壁的半导体区域10的一部分，以形成掩埋板层20。因此，掩埋板层20具有第二导电类型掺杂。掩埋板层20延伸至半导体衬底8的顶表面13。掩埋板层20的掺杂剂浓度可从大约1. OxlO1Vcm3到大约3. OxlO2Vcm3,并且通常从大约1. OxlO1Vcm3到大约3. OxlO19/cm3，不过在此也考虑较小或较大的掺杂剂浓度。掩埋板层20的宽度，这由与第一深沟槽IlA 和第二深沟槽IlB侧壁一致的掩埋板层20的基本上垂直内侧表面和掩埋板层20的基本上垂直外侧表面之间测量得出，可从大约30nm到大约1微米，并且通常从大约IOOnm到大约 500nm,不过在此也考虑较小或较大宽度。因为含掺杂剂层四只存在于电容器区域C内并且不存在于变容器区域V内，所以掩埋板层20只形成在电容器区域C内，而不存在于变容器区域V内。因此，第一深沟槽1IA 的整个侧壁包含具有第一导电类型掺杂的半导体区域10的表面。而第二深沟槽IlB的整个侧壁包含具有第二导电类型掺杂的掩埋板层20的表面。含掺杂剂层四和覆盖层(若有的话)随后被移除。请参阅图4，在第一深沟槽IlA和第二深沟槽IlB的侧壁与底表面上形成节点介电层30L。节点介电层30L包含诸如氧化硅、氮氧化硅、氮化硅或其组合的介电材料。举例来说，节点介电层30L可包含通常采用作为传统深沟槽电容器内节点电介质的氮化硅。节点介电层30L可由热氮化、热氧化、低压化学气相沉积(LPCVD)及/或其组合所形成。节点介电层30L的厚度可从大约2nm到大约10nm，通常从大约3nm到大约6nm。内部电极层40L由直接在第一深沟槽IlA与第二深沟槽IlB内节点介电层30L上沉积导电材料而形成。因此，内部电极层40L横向邻接节点介电层30L的内壁。内部电极层40L可包含掺杂的半导体材料或金属材料。在内部电极层40L包含掺杂的半导体材料的情况下，内部电极层40L的导电类型可为P型或η型。内部电极层40L的结晶结构可为多晶体或非晶体。掺杂的半导体材料可从(但不受限于)硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V 族半导体材料、II-VI族半导体材料、有机半导体材料以及其他族半导体材料当中选择。优选地，内部电极层40L重度掺杂来提供高导电性。内部电极层40L的掺杂剂浓度可从大约 1. OxlO1Vcm3 到大约 1. OxlO2Vcm3,并且通常从大约 1. OxlO1Vcm3 到大约 5. OxlO2Vcm3,不过在此也考虑较小或较大的掺杂剂浓度。内部电极层40L可由第一深沟槽IlA和第二深沟槽IlB内掺杂的半导体材料的单一不间断沉积所形成，其可由例如低压化学气相沉积(LPCVD)、快速热化学气相沉积 (RTCVD)等而产生。在此情况下，包含掺杂的半导体材料的内部电极层40L可形成为连续并且同构型整体结构，而无其内包含异质材料的任何显现的物理界面。在没有诸如原生氧化物层这种显现的物理界面(其可能在采用超过一个沉积步骤而步骤之间中断或暴露在空气的情况下形成)时，可增加内部电极层40L的导电性，以提供接着要自其中形成的内部电极内较低电阻。或者，内部电极层40L可包含诸如元素金属、复数个元素金属的合金或导电金属化合物(诸如导电金属氮化物)的金属材料。金属材料可从(但不限于)W、Ta、Ti、Cu、Al、 TaN, TiN, WN和其分层堆叠或混合物当中选择。在此情况下，内含金属材料的内部电极层 40L可形成为连续并且同构型整体结构，而无其内包含异质材料的任何显现的物理界面，以让后续形成的内部电极中的阻抗降低。通过化学机械抛光(CMP)或凹陷蚀刻，将在至少一个焊垫层12之上的部分内部电极层40L平坦化。节点介电层30L或至少一个焊垫层12可用来作为停止层。请参阅图5，具有深度小于IOOOnm (通常小于500nm)的浅沟槽形成于至少一个焊垫层12及半导体区域10的上部中。该等浅沟槽包含横向围绕第一深沟槽IlA内的部分内部电极层40L的第一浅沟槽。因此，第一浅沟槽覆盖第一深沟槽IlA的侧壁。类似地，覆盖第二深沟槽IlB侧壁的第二浅沟槽横向围绕第二深沟槽IlB内的部分内部电极层40L。介电材料沉积在第一浅沟槽以及第二浅沟槽内。介电材料可包含化学气相沉积 (CVD)氧化硅，其可通过等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、低压化学气相沉积(LPCVD)或快速热化学气相沉积(RTCVD)来沉积。介电材料可或可不包含诸如氮化硅或氮氧化硅这类衬垫材料。优选地，介电材料包含通过高密度等离子体化学气相沉积(HDPCVD)所沉积的未掺杂硅酸盐玻璃(USG)。介电材料接着由例如化学机械抛光(CMP)、凹陷蚀刻或其组合来平坦化。节点介电层30L或至少一个焊垫层12 的顶表面可用来作为停止层。介电材料的剩余部分下陷至基本上与半导体衬底8的顶表面 13共平面的程度，介电材料的剩余部分构成浅沟槽隔离结构80。第一深沟槽IlA中内部电极层40L的剩余部分构成变容器内部电极40A，因为此部分作为稍后将说明的本发明变容器的内部电极。第二深沟槽IlB中内部电极层40L的剩余部分构成电容器内部电极40B，因为此部分作为线性电容器的内部电极，该电容器具有固定电容并且其内所储存的电荷量随通过节点电介质的电压差而线性地改变。第一深沟槽1IA中节点介电层30L的剩余部分构成第一节点电介质30A，其作为本发明变容器的节点电介质。第二深沟槽IlB中节点介电层30L的剩余部分构成第二节点电介质30B，因为此部分作为线性电容器的节点电介质。半导体衬底8的顶表面13上的部分的变容器内部电极40A与电容器内部电极40B 都已下陷或蚀刻，如此变容器内部电极40A和电容器内部电极40B的顶表面基本上与半导体衬底8的顶表面13共平面。接着可选地针对半导体区域10和变容器内部电极40A以及电容器内部电极40B移除至少一个焊垫层12。在此用来移除至少一个焊垫层12的蚀刻可以可选地针对浅沟槽隔离结构80，或浅沟槽隔离结构80形成期间，浅沟槽隔离结构80的下陷深度可调整，来考虑至少一个焊垫层12移除期间额外的材料消耗，使得浅沟槽隔离结构 80的顶表面基本上与半导体衬底8的顶表面13共平面。请参阅图6，通过掩蔽离子注入在变容器区域V内形成第一掺杂阱50。接着或同时，通过掩蔽离子注入在电容器区域C内形成电容器区域掺杂阱52。第一掺杂阱50可具有第二导电类型或第一导电类型的掺杂，即与具有第一导电类型掺杂的半导体区域10的掺杂相反导电类型的掺杂或相同导电类型的掺杂。第一掺杂阱50的深度在此称为第二深度d2，其小于第一深度dl，并且从大约IOOnm到大约2000nm，通常从大约200nm到大约 1，200nm，不过在此也考虑较小与较大深度。电容器区域掺杂阱52具有第二导电类型的掺杂，其导电类型与电容器区域C内掩埋板层20的导电类型相同。第二深度d2优选大于浅沟槽隔离结构80底部的深度。第一掺杂阱50的掺杂剂浓度可从大约1. OxlO1Vcm3到大约5. OxlO2Vcm3,并且通常从大约LOxIO1Vcm3到大约1.0X102°/cm3，不过在此也考虑较小或较大的掺杂剂浓度。优选地，第一掺杂阱50具有第二导电类型的掺杂。电容器区域掺杂阱52的掺杂剂浓度可从大约 1. OxlO1Vcm3 到大约 1. OxlO2Vcm3,并且通常从大约 1. OxlO1Vcm3 到大约 1. OxlO2Vcm3, 不过在此也考虑较小或较大的掺杂剂浓度。若在采用相同掩蔽的相同离子注入工艺步骤形成第一掺杂阱50和电容器区域掺杂阱52，则第一掺杂阱50和电容器区域掺杂阱52具有相同掺杂类型、相同掺杂剂浓度以及相同深度，即电容器区域掺杂阱52的深度与第二深度d2 相同。变容器区域V包含根据本发明第一具体实施例的第一示例变容器，该第一示例变容器包含变容器内部电极40A、第一节点电介质30A和第一掺杂阱50。变容器内部电极40A 从半导体衬底8的顶表面13延伸至一深度，该深度等于第一深度dl减去第一节点电介质 30A的厚度t。变容器内部电极40A包含上述导电材料。第一节点电介质30A为第一示例变容器的介电材料。第一掺杂阱50包含掺杂的半导体材料，其与第一节点电介质30A邻接的部分可基于通过第一节点电介质30A的电压偏压而位于累积模式或耗尽模式。举例来说，若第一掺杂阱50具有ρ型掺杂且第一掺杂阱50上的电压偏压相对于变容器内部电极40A上的电压为正，则将横向包围并邻接第一节点电介质30A上部的第一掺杂阱50的部分驱动进入累积模式，其中第一掺杂阱50内存在的空穴被吸引至第一节点电介质30A。在累积模式内，第一示例变容器(30A、40A、50)提供高电容。若第一掺杂阱50具有ρ型掺杂并且第一掺杂阱 50上的电压偏压相对于变容器内部电极40A上的电压为负，则将横向包围并邻接第一节点电介质30A上部的第一掺杂阱50的部分驱动进入耗尽模式，其中第一掺杂阱50内存在的空穴被排斥而远离第一节点电介质30A。在耗尽模式内，第一示例变容器(30A、40A、50)提供低电容。因此，第一示例变容器(30A、40A、50)具有依赖于电压的电容。或者，若第一掺杂阱50具有η型掺杂并且第一掺杂阱50上的电压偏压相对于变容器内部电极40Α上的电压为负，则将横向包围并邻接第一节点电介质30Α上部的第一掺杂阱50的部分驱动进入累积模式，其中第一掺杂阱50内存在的电子被吸引至第一节点电介质30Α。在累积模式内，第一示例变容器(30Α、40Α、50)提供高电容。若第一掺杂阱50具有η型掺杂且第一掺杂阱50上的电压偏压相对于变容器内部电极40Α上的电压为正，则将横向包围并邻接第一节点电介质30Α上部的第一掺杂阱50的部分驱动进入耗尽模式，其中第一掺杂阱50内存在的电子被排斥而远离第一节点电介质30Α。在耗尽模式内，第一示例变容器(30Α、40Α、50)提供低电容。如此，第一示例变容器(30Α、40Α、50)具有依赖于电压的电容。与第一节点电介质30Α邻接的第一掺杂阱50的部分从邻接并横向包围变容器内部电极40Α的浅沟槽隔离结构80的底表面延伸至第二深度d2。电容器区域C包含示例电容器，其包含电容器内部电极40B、第二节点电介质30B 和电容器区域掺杂阱52。电容器内部电极40B从半导体衬底8的顶表面13延伸至一深度， 该深度基本上等于变容器内部电极的深度，即等于第一深度dl减去第一节点电介质30A厚度的深度。电容器内部电极40B包含上述导电材料。电容器区域掺杂阱52提供到掩埋板层20的电接触。由于掩埋板层20重度掺杂，示例电容器O0、30B、40B)具有基本上独立于电压的电容，即示例电容器O0、30B、40B)为线性电容器，其中所储存的电荷量与通过内部电极40Β和掩埋板层20的电压差异成线性正比。换言之，示例电容器O0、30B、40B)具有固定电容。若图4的工艺步骤形成内部电极层40L为连续且同质的单体结构而无包含异质材料的任何显现的物理界面，则每一变容器内部电极40Α和电容器内部电极40Β都为连续与同质单体建造结构，而无包含异质材料的任何显现物理界面。没有这类显现的物理界面(如原生氧化物层)让变容器内部电极40A和电容器内部电极40B的导电性提升。金属半导体合金区域(未显示)可以可选地形成于变容器内部电极40A、电容器内部电极40B、第一掺杂阱50及/或电容器区域掺杂阱52之上。请参阅图7和图8，中端(MOL)介电层90 (可包含移动离子阻挡层(未显示))沉积在变容器内部电极40A、电容器内部电极40B、第一掺杂阱50、电容器区域掺杂阱52以及浅沟槽隔离区域80之上。图7为垂直剖面图，而图8为俯视图，其中为了清楚所以省略MOL 介电层90。MOL介电层90可包含例如CVD氧化物，诸如无掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)或其组合。MOL介电层90内形成许多接触通路孔洞并且填入金属来形成许多接触通路孔，其包含第一接触通路孔92、至少一个第二接触通路孔94、电容器内部电极接触通路孔91和电容器区域掺杂阱接触通路孔93。第一接触通路孔92可与变容器内部电极40A垂直邻接。至少一个第二接触通路孔94可与第一掺杂阱50垂直邻接。电容器内部电极接触通路孔91可与电容器内部电极40B垂直邻接。电容器区域掺杂阱接触通路孔93可与电容器区域掺杂阱52垂直邻接。此后形成第一级金属线路(未显示)，接着进一步形成后端工艺(BEOL)结构。请参阅图9和图10，在此显示根据本发明第二具体实施例的第二示例半导体结构。图9为垂直剖面图，而图10为俯视图，其中为了清楚所以省略MOL介电层90。第二示例半导体结构包含第二示例变容器，变容器包含变容器内部电极40A、第一节点电介质30A 和第一掺杂阱50。第一掺杂阱横向包围并邻接第一节点电介质30A从半导体衬底8的顶表面13到第二深度d2的上部。从第一示例半导体结构中通过省略形成浅沟槽隔离结构 80(包围变容器区域V内的变容器内部电极40A)来获取第二示例半导体结构。邻接第一节点电介质30A的第一掺杂阱50的部分从半导体衬底8的顶表面13延伸到第二深度d2。 由于第一掺杂阱50与变容器内部电极40A之间并无任何浅沟槽隔离结构，所以第一掺杂阱 50与第一节点电介质之间的接触面积增加，造成第二具体实施例的第二示例变容器提供的电容大于第一具体实施例的第一示例变容器。请参阅图11，从第一示例半导体结构中通过形成第二掺杂阱60和提供到第二掺杂阱60的电接触的第一穿通区62，取得根据本发明第三具体实施例的第三示例半导体结构。第二掺杂阱60和第一穿通区62通过掩蔽离子注入所形成。第二掺杂阱60直接形成在第一掺杂阱50之下。第二掺杂阱60底表面的深度，此后称为第三深度d3，大于第二深度d2 (请参阅图7)并且小于第一深度dl。第三深度d3可从大约200nm到大约2000nm，通常从大约400nm到大约1500nm，不过在此也考虑较小与较大深度。第二掺杂阱60与第一掺杂阱50可具有不同掺杂剂浓度或不同掺杂导电类型。第二掺杂阱60具有与第一穿通区 62相同的导电类型。在一情况下，第二掺杂阱60与第一穿通区62具有与第一掺杂阱50相反的导电类型。若第一掺杂阱50具有ρ型掺杂，则第二掺杂阱60具有η型掺杂，反之亦然。第二掺杂阱60的导电类型可与半导体区域10的导电类型相同或相反。第二掺杂阱60的掺杂剂浓度可从大约1. OxlO1Vcm3到大约5. OxlO2Vcm3,并且通常从大约1. OxlO1Vcm3到大约 1. 0xl02°/cm3，不过在此也考虑较小或较大的掺杂剂浓度。第一穿通区62的掺杂剂浓度可从大约 1. OxlO1Vcm3 到大约 5. OxlO2Vcm3,并且通常从大约 3. OxlO1Vcm3 到大约 3. OxlO2Vcm3,不过在此也考虑较小或较大的掺杂剂浓度。在另一情况下，第二掺杂阱60与第一穿通区62具有与第一掺杂阱50相同的导电类型。在此情况下，第二掺杂阱60具有与第一掺杂阱50不同的掺杂剂浓度。第二掺杂阱 60的掺杂剂浓度可从大约1. OxlO1Vcm3到大约5. OxlO2Vcm3,并且通常从大约1. OxlO1Vcm3 到大约1. 0X102°/cm3，不过在此也考虑较小或较大的掺杂剂浓度。第三接触通路孔96形成于MOL介电层90内，以提供到第一穿通区62的电接触， 第一穿通区62从第二掺杂阱60的顶表面延伸至半导体衬底8的顶表面13。第三示例半导体结构包含第三示例变容器，其包含变容器内部电极40A、第一节点电介质30A、第一掺杂阱50和第二掺杂阱60。至少一个第二接触通路孔94和第三接触通路孔96可或可不由金属互连结构(未显示)电连接。在至少一个第二接触通路孔94和第三接触通路孔96由金属互连结构造成电性短路的情况下，第三示例变容器为一种二端子器件，其提供依赖于电压的电容，此依赖于电压的电容由变容器内部电极40A和第一掺杂阱50之间的第一电容与变容器内部电极40A和第二掺杂阱60之间的第二电容的总和来决定。第一电容与第二电容都可为依赖于电压的。第三示例变容器包含具有第一电容的第一组件变容器，以及具有第二电容的第二组件变容器。第一组件变容器与第二组件变容器的每一个都可在累积模式与耗尽模式之间操作，如第一具体实施例的第一示例变容器。或者，至少一个第二接触通路孔94可不与第三接触通路孔96电连接。在此情况下，第三示例变容器为一种三端子器件。施加于第一掺杂阱50的电压可调节包含变容器内部电极40A、第一节点电介质30A和第二掺杂阱60的第二组件电容器的电容。或者，施加于第二掺杂阱60的电压可调节包含变容器内部电极40A、第一节点电介质30A和第一掺杂阱 50的第一组件电容器的电容。请参阅图12，从第三示例半导体结构中通过形成第三掺杂阱70和提供到第三掺杂阱70的电接触的第二穿通区72，取得根据本发明第四具体实施例的第四示例半导体结构。第三掺杂阱70和第二穿通区72利用掩蔽离子注入所形成。第三掺杂阱70直接形成在第二掺杂阱60之下。第三掺杂阱70底表面的深度，此后称为第四深度d4，大于第三深度 d3(请参阅图11)并且小于第一深度dl。第四深度d4可从大约300nm到大约2000nm，通常从大约600nm到大约2000nm，不过在此也考虑较小与较大深度。第三掺杂阱70与第一掺杂阱50可具有不同掺杂剂浓度或不同掺杂导电类型。第三掺杂阱70与第二掺杂阱60可具有不同掺杂剂浓度或不同掺杂导电类型。第三掺杂阱70具有与第二穿通区72相同的导电类型。优选地，第三掺杂阱70、第二穿通区72和第一掺杂阱50的每一个都具有第二导电类型掺杂，并且半导体区域10、第二掺杂阱60和第一穿通区62的每一个都具有与第二导电类型相反的第一导电类型掺杂。第三掺杂阱70的掺杂剂浓度可从大约1. OxlO1Vcm3到大约5. OxlO2Vcm3,并且通常从大约1. OxlO1Vcm3到大约1. OxlO2Vcm3,不过在此也考虑较小或较大的掺杂剂浓度。第二穿通区72的掺杂剂浓度可从大约1. OxlO1Vcm3到大约5. OxlO20/ cm3,并且通常从大约3. OxlO1Vcm3到大约3. OxlO2Vcm3,不过在此也考虑较小或较大的掺杂剂浓度。第四接触通路孔98形成于MOL介电层90内，以提供到第二穿通区72的电接触， 第二穿通区72从第三掺杂阱70的顶表面延伸至半导体衬底8的顶表面13。
第四示例半导体结构包含第四示例变容器，其包含变容器内部电极40A、第一节点电介质30A、第一掺杂阱50、第二掺杂阱60、第三掺杂阱70。某些至少一个第二接触通路孔 94、第三接触通路孔96和第四接触通路孔98可或可不与金属互连结构(未显示)电连接。 在至少一个第二接触通路孔94、第三接触通路孔96和第四接触通路孔98由金属互连结构造成电性短路的情况下，第四示例变容器为一种二端子器件，其提供依赖于电压的电容，此依赖于电压的电容由变容器内部电极40A和第一掺杂阱50间的第一电容、变容器内部电极 40A和第二掺杂阱60间的第二电容、以及变容器内部电极40A和第三掺杂阱70间的第三电容的总和来决定。第一电容、第二电容和第三电容的每一个都可为依赖于电压的。第四示例变容器包含具有第一电容的第一组件变容器、具有第二电容的第二组件变容器、以及具有第三电容的第三组件变容器。第一组件变容器、第二组件变容器、以及第三组件变容器的每一个都可在累积模式与耗尽模式之间操作，如第一具体实施例的第一示例变容器。在至少一个第二接触通路孔94、第三接触通路孔96、和第四接触通路孔98中只有一对由金属互连结构造成电性短路的情况下，虽然对各个掺杂阱(50、60、70)的接触通路孔(94、96、98)中的一个与其余者未电连接，第四示例变容器为可提供依赖于电压的电容的三端子器件。第四示例变容器内有三种组件电容，其包含在变容器内部电极40A与第一掺杂阱50间的具有第一电容的第一组件电容器、在变容器内部电极40A与第二掺杂阱60 间的具有第二电容的第二组件电容器、以及在变容器内部电极40A与第三掺杂阱70间的具有第三电容的第三组件电容器。这三个组件电容器的其中至少之一的电容可由施加于另一组件电容器的电压来调节。在至少一个第二接触通路孔94、第三接触通路孔96和第四接触通路孔98彼此之间未电性短路的情况下，第四示例变容器为提供依赖于电压的电容的一种四端子器件。该三种组件电容的每一个都可由施加于另一组件电容器的电压来调节。请参阅图13，从第三示例半导体结构中通过形成第三掺杂阱70和提供到第三掺杂阱70的电接触的第二穿通区72，取得根据本发明第五具体实施例的第五示例半导体结构。第三掺杂阱70和第二穿通区72通过掩蔽离子注入所形成。第三掺杂阱70直接形成在第二掺杂阱60之下。第三掺杂阱70底表面的深度，此后称为第四深度d4，大于第三深度 d3(请参阅图11)并且小于第一深度dl。第四深度d4可从大约300nm到大约2000nm，通常从大约600nm到大约2000nm，不过在此也考虑较小与较大深度。第三掺杂阱70与第一掺杂阱50可具有不同掺杂剂浓度或不同掺杂导电类型。第三掺杂阱70与第二掺杂阱60可具有不同掺杂剂浓度或不同掺杂导电类型。第三掺杂阱70具有与第二穿通区72相同的导电类型。优选地，第三掺杂阱70、第二穿通区72和第一掺杂阱50的每一个都具有第一导电类型掺杂，并且半导体区域10、第二掺杂阱60和第一穿通区62的每一个都具有与第一导电类型相反的第二导电类型掺杂。第三掺杂阱70的掺杂剂浓度可从大约1. OxlO1Vcm3到大约5. OxlO2Vcm3,并且通常从大约1. OxlO1Vcm3到大约1. OxlO2Vcm3,不过在此也考虑较小或较大的掺杂剂浓度。第二穿通区72的掺杂剂浓度可从大约1. OxlO1Vcm3到大约5. OxlO20/ cm3,并且通常从大约3. OxlO1Vcm3到大约3. OxlO2Vcm3,不过在此也考虑较小或较大的掺杂剂浓度。具有第二导电类型掺杂的互补掺杂阱51可形成并邻接于第一掺杂阱50，其与位于第三掺杂阱70之下的半导体区域10的部分电隔离。互补掺杂阱51可偏压，使第一掺杂阱与第三掺杂阱70底下的部分的半导体区域10电隔离。第四接触通路孔98形成于MOL介电层90内，以提供到第二穿通区72的电接触， 第二穿通区72从第三掺杂阱70的顶表面延伸至半导体衬底8的顶表面13。第五示例半导体结构包含第五示例变容器，其包含变容器内部电极40A、第一节点电介质30A、第一掺杂阱50、第二掺杂阱60、第三掺杂阱70。至少一个第二接触通路孔94、 第三接触通路孔96和第四接触通路孔98的其中某些可或可不由金属互连结构(未显示) 电连接。第五示例变容器可用和第四示例变容器相同的方式操作为二端子器件、三端子器件或四端子器件。互补掺杂阱51可用来将第一掺杂阱与其他端子或掺杂阱电隔离。这里明确考虑本发明的进一步具体实施例，其中采用了四个或更多个垂直堆叠掺杂阱，其每一个都具有和其余掺杂阱不同的掺杂剂浓度或不同的掺杂导电类型，并且提供包含已掺杂半导体材料的穿通区，其具有与所连接的掺杂阱相同导电类型的掺杂。该四个或更多个垂直堆叠掺杂阱的每一个都可垂直邻接每一掺杂阱之上或之下的另一掺杂阱。请参阅图14，根据本发明第六具体实施例的第六示例半导体结构可用来形成上述对应于图2和图3的制造步骤的第一到第五示例半导体结构的任一个。尤其是，掺杂剂掩蔽层27沉积在第一和第二深沟槽(IlAUlB)的侧壁和底表面上以及图1内至少一个焊垫层12的暴露表面上。掺杂剂掩蔽层27可包含诸如氮化硅的介电材料、半导体材料或金属材料。例如使用低压化学气相沉积(LPCVD)或快速热化学气相沉积(RTCVD)可形成掺杂剂掩蔽层27。掺杂剂掩蔽层27通过光刻而图案化，以移除电容器区域C内部分的掺杂剂掩蔽层 27，而掺杂剂掩蔽层27覆盖变容器区域V。可执行气相掺杂、等离子体掺杂、离子注入或其组合，在第二深沟槽IlB的侧壁与底表面上形成掩埋板，而避免将任何掺杂剂引入变容器区域V内第一深沟槽IlA的侧壁与底表面。接着可选地针对半导体区域10、掩埋板层20和至少一个焊垫层12移除掺杂剂掩蔽层27。可采用对应于图4的工艺步骤，来形成上述第一至第五示例半导体结构的任一个。虽然本发明的变容器可操作为三端子器件、四端子器件或超过四端子的器件，不过此处用二端子器件来说明本发明的示例变容器的操作情况。不过，可清楚了解本发明的示例变容器可用超过二端子来操作，以获得许多有利的器件性能特性。请参阅图15，显示根据本发明第一具体实施例或第二具体实施例的第一示例变容器或第二示例变容器的示例依赖于电压的电容曲线C。在低电压上，第一掺杂阱50接近第一节点电介质30A的这一部分(请参阅图7至图10)位于耗尽模式内，因此提供低电容。在高电压上，将第一掺杂阱50接近第一节点电介质30A的这一部分(请参阅图7至图10)驱动进入累积模式，因此提供高电容。通过改变第一掺杂阱50的掺杂剂类型或变容器内部电极40A与第一掺杂阱50之间电压的极性，示例依赖于电压的电容曲线C可翻转，使得累积模式发生在低电压并且耗尽模式发生在高电压。图16为根据本发明第三具体实施例的第三示例变容器的示例依赖于电压的电容曲线C。第一依赖于电压的电容曲线Cl，其为变容器内部电极40A与第一掺杂阱50之间第一组件电容器的组件电容，显示低电压上的低电容以及高电压上的高电容。第二依赖于电压的电容曲线C2，其为变容器内部电极40A与第二掺杂阱60之间第二组件电容器的组件电容，显示低电压上的高电容以及高电压上的低电容。通过将第一依赖于电压的电容曲线Cl 与第二依赖于电压的电容曲线C2相加，获得示例依赖于电压的电容曲线C，其代表第三示例变容器的总电容。通过将第二深度d2和第三深度d3(请参阅图11)以及第一掺杂阱50 和第二掺杂阱60的掺杂剂浓度优化，示例依赖于电压的电容曲线C可代表基本上独立于电压的电容，即第三示例变容器可提供基本上固定、独立于电压的电容。图17为根据本发明第三具体实施例的第三示例变容器的另一示例依赖于电压的电容曲线C。第一依赖于电压的电容曲线Cl显示低电压上低电容和高电压上高电容，并且第二依赖于电压的电容曲线C2显示低电压上高电容和高电压上低电容，如先前范例内所示。不过，电容改变处的电压由电压范围区隔。通过将第二深度d2和第三深度d3(请参阅图11)以及第一掺杂阱50和第二掺杂阱60的掺杂剂浓度优化，示例依赖于电压的电容曲线C可代表基本上依赖于电压的电容，即第三示例变容器可在示例依赖于电压的电容曲线 C提供峰值或谷值，作为变容器内部电极40A与第一掺杂阱50和第二掺杂阱60之间的电压差异。就本发明申请目的而言，第一掺杂阱50和第二掺杂阱60都在相同电位上，其由电性短路至少一个第二接触通路孔94与第三接触通路孔96的金属互连结构来达成。通过操纵第一依赖于电压的电容曲线Cl和第二依赖于电压的电容曲线C2的外形，可在示例依赖于电压的电容曲线C内达成最大或最小总电容。图18为用于根据本发明第四或第五具体实施例中第四示例变容器或第五示例变容器的示例依赖于电压的电容曲线。通过调整第一、第二和第三掺杂阱(50、60、70)的每一个的第二深度d2、第三深度d3、第四深度d4、掺杂剂类型以及掺杂剂浓度，可个别地修改显示变容器内部电极40A与第一掺杂阱50(请参阅图12和图1 之间第一组件电容的第一依赖于电压的电容曲线Cl、显示变容器内部电极40A与第二掺杂阱60之间第二组件电容的第二依赖于电压的电容曲线C2、以及显示变容器内部电极40A与第三掺杂阱70之间第三组件电容的第三依赖于电压的电容曲线C3的每一个。针对通过第一节点电介质30A的电压偏压，通过将第一至第三依赖于电压的电容曲线(Cl、C2、C3)相加所获得的示例依赖于电压的电容曲线C，可具有复杂功能相依性。虽然已经用特定具体实施例说明本发明，不过从上述说明当中很明显，本领域技术人员可了解到许多替代、修改或变化。因此，本发明欲涵盖落在本发明及下列权利要求内的范畴与精神的所有这种替代、修改以及变化。
权利要求
1. 一种半导体结构，包含深沟槽，位于半导体衬底中并且具有位于距离该半导体衬底顶表面第一深度的底表节点电介质，邻接该深沟槽的侧壁及该底表面；导电内部电极，位于该节点电介质内；掺杂阱，从该半导体衬底的该顶表面延伸至第二深度，其位于该深沟槽之外，并且邻接并横向包围该节点电介质，其中该第二深度小于该第一深度；以及半导体区域，具有与该掺杂阱不同的掺杂剂浓度或不同导电类型的掺杂，该半导体区域位于该半导体衬底内，并且邻接并横向包围该深沟槽的距该半导体衬底的该顶表面一深度之下的下部的整体，其中该深度小于该第一深度。
2.如权利要求1所述的半导体结构，还包含第一接触通路孔，与该导电内部电极的顶表面垂直邻接；以及第二接触通路孔，与该掺杂阱垂直邻接。
3.如权利要求1所述的半导体结构，还包含浅沟槽隔离结构，其在该节点电介质之上并横向邻接并横向包围该导电内部电极的上部的整体。
4.如权利要求1所述的半导体结构，还包含围绕该节点电介质的浅沟槽隔离结构，其中该节点电介质与该半导体衬底的该顶表面邻接，并且该掺杂阱横向邻接并横向包围该导电内部电极的上部的整体。
5.如权利要求1所述的半导体结构，其中该半导体区域在第二深度上与该掺杂阱邻接。
6.如权利要求5所述的半导体结构，其中该半导体区域具有第一导电类型的掺杂，并且该掺杂阱具有第二导电类型的掺杂，其中该第二导电类型与该第一导电类型相反。
7.如权利要求1所述的半导体结构，还包含第二掺杂阱，其位于该半导体衬底内并且从该第二深度延伸至第三深度，其中该第二掺杂阱位于该深沟槽之外并且邻接并横向包围该节点电介质，其中该第三深度大于该第二深度并且小于该第一深度。
8.如权利要求7所述的半导体结构，其中该第二掺杂阱与该掺杂阱具有不同掺杂剂浓度或不同掺杂导电类型。
9.如权利要求7所述的半导体结构，其中该第二掺杂阱具有第一导电类型的掺杂，并且该掺杂阱具有第二导电类型的掺杂，其中该第二导电类型与该第一导电类型相反。
10.如权利要求7所述的半导体结构，还包含第一接触通路孔，与该导电内部电极的顶表面垂直邻接；第二接触通路孔，与该掺杂阱垂直邻接；导电穿通区域，从该半导体衬底的该顶表面延伸到该第二掺杂阱；以及第三接触通路孔，其与该导电穿通区域垂直邻接，其中通过金属互连结构，该第三接触通路孔和该第二接触通路孔电性短路。
11.如权利要求7所述的半导体结构，其中该半导体区域在该第三深度上与该掺杂阱邻接。
12.如权利要求10所述的半导体结构，其中该半导体区域具有第一导电类型的掺杂， 并且该掺杂阱具有第二导电类型的掺杂，其中该第二导电类型与该第一导电类型相反。
13.如权利要求7所述的半导体结构，还包含第三掺杂阱，其位于该半导体衬底内并且从该第三深度延伸至第四深度，其中该第三掺杂阱位于该深沟槽之外并且邻接并横向包围该节点电介质，其中该第四深度大于该第三深度并且小于该第一深度。
14.如权利要求13所述的半导体结构，其中该第三掺杂阱具有与该第二掺杂阱不同的掺杂剂浓度或不同的掺杂导电类型，并且其中该第三掺杂阱具有与该掺杂阱不同的掺杂剂浓度或不同的掺杂导电类型。
15.如权利要求13所述的半导体结构，还包含 第一接触通路孔，与该导电内部电极的顶表面垂直邻接； 第二接触通路孔，与该掺杂阱垂直邻接；导电穿通区域，从该半导体衬底的该顶表面延伸到该第二掺杂阱； 第三接触通路孔，与该导电穿通区域垂直邻接；另一导电穿通区域，从该半导体衬底的该顶表面延伸到该第三掺杂阱；以及第四接触通路孔，与该另一导电穿通区域垂直邻接，其中通过金属互连结构，该第四接触通路孔、该第三接触通路孔以及该第二接触通路孔电性短路。
16.如权利要求13所述的半导体结构，其中该半导体区域在该第四深度上与该掺杂阱邻接。
17.一种半导体结构，包含第一深沟槽，位于半导体衬底内并且具有位于距离该半导体衬底的顶表面第一深度的底表面；第一节点电介质，邻接该第一深沟槽的侧壁及该底表面； 第一导电内部电极，位于该第一节点电介质内；掺杂阱，从该半导体衬底的该顶表面延伸至第二深度，该掺杂阱位于该第一深沟槽之外，并且邻接并横向包围该第一节点电介质，其中该第二深度小于该第一深度；半导体区域，具有与该掺杂阱不同的掺杂剂浓度或不同导电类型的掺杂，该半导体区域位于该半导体衬底内，并且邻接并横向包围该第一深沟槽的距该半导体衬底的该顶表面一深度之下的下部的整体，其中该深度小于该第一深度；第二深沟槽，位于该半导体衬底内并且具有位于该第一深度的底表面； 第二节点电介质，邻接该第二深沟槽的侧壁及该底表面； 第二导电内部电极，位于该第二节点电介质内；以及掩埋板层，位于该第二节点电介质之下及之外，并且横向包围并横向邻接于该第二节点电介质，以及在该第一深度上邻接于该第二节点电介质的底表面。
18.如权利要求17所述的半导体结构，还包含与该掺杂阱分离并与该掩埋板层邻接的另一掺杂阱。
19.如权利要求17所述的半导体结构，还包含接触通路孔，与该第二导电内部电极的顶表面垂直邻接；以及第二接触通路孔，与该另一掺杂阱垂直邻接。
20.如权利要求17所述的半导体结构，其中该半导体区域具有第一导电类型的掺杂， 且该掩埋板层具有第二导电类型的掺杂，其中该第二导电类型与该第一导电类型相反。
21.—种形成半导体结构的方法，包含提供包含半导体区域的半导体衬底，该半导体区域具有第一导电类型的掺杂； 形成从该半导体衬底的顶表面延伸至该半导体区域内第一深度的深沟槽； 在该深沟槽的侧壁以及底表面上形成节点电介质，其中该深沟槽的表面的整体具有该第一导电类型的掺杂；在该节点电介质内形成导电内部电极；以及通过引入掺杂剂进入该半导体区域的上部来转换该半导体区域的该上部，形成从该半导体衬底的该顶表面延伸至该深沟槽外的第二深度的掺杂阱，其中该掺杂阱邻接并横向包围该节点电介质，并且其中该第二深度小于该第一深度。
22.如权利要求21所述的方法，其中该掺杂阱形成之后，该半导体区域的剩余部分邻接并横向包围该深沟槽的距该半导体衬底的该顶表面一深度之下的下部的整体，其中该深度小于该第一深度。
23.如权利要求21所述的方法，其中在该深沟槽形成之前，该半导体区域从该半导体衬底的该顶表面延伸至该第一深度，且其中该半导体区域的整体为单晶体。
24.如权利要求21所述的方法，还包含直接在该导电内部电极的顶表面上形成第一接触通路孔；以及直接在该掺杂阱上形成第二接触通路孔。
25.如权利要求21所述的方法，还包含在该节点电介质顶部形成浅沟槽隔离结构，其中该浅沟槽隔离结构横向邻接并横向包围该导电内部电极的上部的整体。
26.如权利要求21所述的方法，其中该掺杂阱具有第二导电类型的掺杂，其中该第二导电类型与该第一导电类型相反。
27.一种形成半导体结构的方法，包含提供包含半导体区域的半导体衬底，该半导体区域具有第一导电类型的掺杂； 形成第一深沟槽与第二深沟槽，其每一个都从该半导体衬底的顶表面延伸至该半导体区域内第一深度；在该第二深沟槽的侧壁上形成具有第二导电类型的掺杂的掩埋板层，而保护该第一沟槽的侧壁的整体免于引入任何该第二导电类型的掺杂剂，其中该第二导电类型与该第一导电类型相反；在该第一深沟槽的侧壁以及底表面上形成第一节点电介质，其中该第一深沟槽的表面的整体具有该第一导电类型的掺杂；以及在该第一节点电介质内形成第一导电内部电极。
28.如权利要求27所述的方法，还包含通过引入掺杂剂进入该半导体区域的上部来转换该半导体区域的该上部，形成从该半导体衬底的该顶表面延伸至该第一深沟槽外的第二深度的掺杂阱，其中该掺杂阱邻接并横向包围该第一节点电介质，并且其中该第二深度小于该第一深度。
29.如权利要求28所述的方法，还包含在该第二深沟槽的侧壁以及底表面上形成第二节点电介质，其中该第二深沟槽的表面的至少一部分具有该第二导电类型的掺杂；在该第二节点电介质内形成第二导电内部电极；以及通过引入掺杂剂进入该半导体区域的另一上部来转换该半导体区域的该另一上部，形成从该半导体衬底的该顶表面延伸至该第二深沟槽外的该第二深度的另一掺杂阱，其中该另一掺杂阱邻接并横向包围该第二节点电介质。
30.如权利要求四所述的方法，还包含 直接在该第一导电内部电极的顶表面上形成第一接触通路孔； 直接在该掺杂阱上形成第二接触通路孔；直接在该第二导电内部电极的顶表面上形成第三接触通路孔；以及直接在该另一掺杂阱上形成第四接触通路孔。
全文摘要
本发明揭示一种与深沟槽电容器结构(20，30B，40B)兼容的深沟槽变容器结构(30A，40A，50)及其制造方法。在第二深沟槽(HB)上形成掩埋板层(20)，而保护第一沟槽(11A)免于形成任何掩埋板层。深沟槽的内部填充导电材料，以形成内部电极(40A，40B)。在外面与第一深沟槽的部分邻接形成至少一个掺杂阱(50)，其构成至少一个外部变容器电极。多个掺杂阱(50，60)可并联，以提供具有复杂的电压依赖性的电容的变容器(30A，40A，50，60)。掩埋板层以及与其相连的另一掺杂阱(52)构成第二深沟槽上所形成的线性电容器的外部电极。
文档编号H01L29/93GK102257622SQ200980151846
公开日2011年11月23日 申请日期2009年12月15日 优先权日2008年12月23日
发明者D·S·柯林斯, E·托普松, R·M·拉塞尔 申请人:国际商业机器公司