专利名称：用于基于隔离型nmos的esd箝位单元的系统和方法
技术领域：
本发明一般涉及保护集成电路(IC)免受静电放电(ESD)。特别地，本发明涉及一种用于使用隔离型NMOS晶体管保护IC免受ESD的装置和方法。
背景技术：
集成电路(IC)芯片由诸如硅的半导体材料和诸如二氧化硅的绝缘材料制成。静电荷可以积聚于IC芯片的暴露端子(例如，引脚)上。这些静电荷保持在IC芯片的这些端子上直到释放到地或通过放电被中和为止。ESD是在具有相反电荷的两个点之间流动的突然和瞬间电流。IC芯片的内部电路会由于ESD而被损坏。为了防止损坏，IC芯片的暴露端子可以设置有保护电路，以在积聚了静电荷时传导ESD电流。用于IC芯片的一种类型的晶体管是金属氧化物半导体场效应(M0SFET或M0S)晶体管。MOS晶体管通过在两个掺杂区域(例如，源和漏)之间形成沟道并且通过特定电载流子(例如，η型(电子)或P型(空穴))经由沟道传导电流而工作。基于载流子的类型， MOS晶体管可以被称为NM0SFET (例如，η型M0S)或PM0SFET (例如，ρ型M0S)(通常也称为 NM0S.PM0S)。MOS晶体管的沟道由栅控制，栅通常使用氧化硅膜(也称为栅氧化物膜)作为绝缘膜以分隔栅和沟道。因为MOS晶体管仅使用一种类型的电载流子，所以它们可以被称为单极晶体管。与MOS晶体管相对比的是双极晶体管，其通过使用两种类型的载流子(例如，电子和空穴)传导电流而工作。在一种类型的MOS晶体管中，两个掺杂区域直接形成在具有相反电载流子的衬底上(例如，η型衬底上的ρ型区域或ρ型衬底上的η型区域)。例如，可以通过在ρ型衬底上形成两个η型掺杂区域以及在两个η型掺杂区域之间的沟道上形成氧化硅膜的栅来制造 NOMS晶体管。通常以低工作电压(例如，士2. 5伏特或士 1.5伏特)来使用该类型的MOS
晶体管。在另一类型的MOS晶体管中，即所谓的“隔离型"NM0S或PMOS晶体管，两个掺杂区域可以形成在通过隔离层与衬底层隔离的背栅层上。背栅层和衬底具有相同类型的电载流子，并且隔离层具有相反的电载流子。隔离型NMOS或PMOS晶体管可以具有相对较宽范围的工作电压(例如，士 12伏特或士 15伏特)。图1示出了传统隔离型NMOS晶体管100的截面。在隔离型NMOS晶体管100中， η型隔离区域104将ρ型背栅106与ρ型衬底102隔离。两个η型掺杂区域108和110形成NMOS晶体管的漏和源。栅112形成在漏108和源110之间。背栅116包含掺杂区域114 以将背栅106连接到端子。衬底102的掺杂区域116可以将衬底102连接到另一端子(例如，地)。在对称的隔离型NMOS晶体管中，漏108和源110是可互换的。
尽管隔离型NMOS晶体管100被设计为MOS晶体管，但是，实际上，形成了被标记为 Tl、T2以及T3的三个寄生npn双极晶体管。这些双极晶体管通过包括负的和正的电载流子(例如，电子和空穴)两者而工作。η型隔离区域104形成Tl和T2两者的集电极，而ρ 型背栅106形成Tl和Τ2两者的基极。漏108形成Tl的发射极，而源110形成Τ2的发射极。漏108形成Tl的发射极，而源110形成Τ2的发射极。Τ3通过作为集电极的漏108、作为基极的背栅106和作为发射极的源110而形成。在IC芯片的制造、装配、安装和/或工作期间，静电荷会累积在IC芯片的外部端子(例如，引脚)上。隔离型NMOS晶体管100可以用于将IC连接到某些外部电路(例如， 电源、信号)。如果在这些外部端子上积聚了静电荷，则隔离型NMOS晶体管100的不同区域可以达到不同的电势水平。不同区域之间的不同电势水平可能会在这些区域之间产生电应力(例如，ESD应力)并且引起寄生双极晶体管在正向和反向击穿。例如，当施加从集电极到发射极测量为正的ESD应力时(例如，对于Tl从隔离区域104到漏108，对于Τ2从隔离区域104到源110，对于Τ3从漏108到源110)，寄生npn晶体管T1、T2以及Τ3会在正向击穿。在这种击穿中，在反向偏置的集电极基极结处产生电子雪崩，空穴的漂移提高了背栅 106的电势，并且发射极二极管变为正向偏置。这使得双极晶体管在传导ESD电流时进入被称为“骤回(snapkick)”的状态。例如，可以在漏108(例如，T3的集电极)和源110(例如，T3的发射极)两端形成ESD应力。漏108和背栅106的结会变为反向偏置，并且在该结处产生电子雪崩。空穴从漏108向背栅106的漂移提高了背栅106的电势，并且使得背栅106到源110的二极管变为正向偏置。因此，T3进入骤回状态并且传导ESD电流。已开发了保护电路来保护IC芯片免受ESD。例如，IC芯片可以由如图2所示的传统NMOS晶体管ESD保护电路200来保护。传统NMOS晶体管ESD保护电路200可以被称为 “箝位单元”或“击穿单元”。传统NMOS晶体管ESD保护电路包括单个隔离型NMOS晶体管 100，其中栅112耦合到源110和背栅106。如图2所示，源110和背栅掺杂区域114两者均连接到端子2。栅112经由电阻器220连接到端子2。隔离区域104经由串联布置的电阻器230连接到端子1。漏108连接到端子3。源110和背栅掺杂区域114之间没有电阻器， 并且这两个区域将始终维持相同的电压。在NMOS晶体管的正常工作期间，没有电流在端子 2和栅112之间流动，因此，栅112和源110将保持在相同的电压电平水平并且NMOS晶体管将关断(即，关断NM0S)。如果在任一端子上累积了静电荷，则会发生ESD事件以释放静电荷或中和静电荷。在从漏108到源110的ESD应力期间(其中，隔离区域104(例如端子1)为开路)，该 ESD保护电路由于晶体管T3的击穿而发挥作用。在ESD事件期间，电阻器230可以限制流到隔离区域104的电流，这是因为流到端子1的任何电流都将会提高隔离区域104处的电势水平。因此，电阻器230可以减小漏108和隔离区域104之间的电势差，并且使ESD电流转向以远离隔离区域104。因此，即使在漏108和隔离端子1之间会发生ESD应力，但是电阻器230有助于防止在大电流从漏108流到隔离端子1的情况下会发生的损坏。该关断NMOS ESD保护电路可以在IC芯片上的两个电源引脚之间得到。例如，端子 3可以连接到高电势电源Vdd(例如，正(+)12伏特)，而端子2可以连接到低电势电源(例如，负㈠12伏特)。端子1可以连接到可以是接地或Vss(例如，3.3伏特)WViso0一种用于分析IC芯片上的ESD效应的工具是传输线脉冲(TLP)。TLP通过施加具有多种电压电平的电脉冲而示出了 IC芯片的准静态I/V特性。图3中示出了传统NMOS ESD保护电路200 (例如，由MV CMOS工艺得到的具有隔离型NMOS器件的ESD箝位单元) 的示例TLP曲线，该示例TLP曲线包括ESD脉冲的I/V曲线302和在施加ESD脉冲之后漏电流的曲线304。可以通过施加具有各种电压值的脉冲(例如，固定时间周期)来获得曲线302的每个点。曲线304的每个点可以通过测量在施加每个ESD脉冲之后的漏电流来获得。因此，对于曲线302，水平轴是ESD箝位两端(即，源108和漏110之间)的ESD电压， 垂直轴是通过ESD箝位的ESD电流。对于曲线304，水平轴是ESD箝位两端为在2伏特下的漏电流，而垂直轴表示ESD脉冲电流。曲线302具有三个不同的部分302. 1、302. 2以及302. 3。曲线304具有两个不同的部分304. 1和304. 2。TLP曲线302表示该ESD箝位具有大约35伏特的触发电压。在低 ESD应力(零到35伏特之间)，曲线302表示较少或没有ESD电流流过ESD箝位(例如，较少或没有电流在源108和漏110之间流动)。并且部分302. 1与水平轴重合。当应力电压达到雪崩击穿值(例如，35伏特)时，ESD箝位击穿并且ESD电流开始流动(例如，曲线302 进入部分302. 2)。一旦ESD电流开始，寄生双极晶体管之一就导通(例如，由ESD电流在背栅106和源110之间引起的电势差可以导通寄生双极晶体管T3)。双极晶体管的导通导致 ESD应力电压的下降(例如，骤回)。在部分302. 2期间，ESD电流增加并且ESD箝位两端的电压继续下降直到达到大约6伏特至7伏特为止。然后，ESD箝位具有另一转折点(例如，进入部分302. 3)。在部分302. 3期间，ESD电流增加但是ESD应力电压改变非常少。曲线304表示当ESD电流在阈值(例如，故障电流电平)以下时，漏电流不改变 (例如，部分304. 1)。一旦ESD电流达到阈值(例如，图3中大约为650mA)，漏电流值就增加，这通常意味着器件被损坏(例如，部分304.幻。因此，该保护电路仅提供高达650mA的 ESD电流的ESD保护。当ESD电流大于该阈值时，器件的内部电路将被损坏。传统NMOS ESD保护电路200具有若干缺点。例如，图3所示的触发电压对于该工艺来说相对较高，并且存在内部电路在低于该ESD箝位的触发电压的电压处可能会击穿的风险。此外，因为在故障电流电平处加压在2个端子两端的电压(大约7伏特)远远低于单元的触发电压，因此存在即使两个或更多个箝位单位并联布置，在ESD应力期间也仅有一个单元将击穿的可能性。因为每个箝位单元使用IC的特定量的布局面积，因此，在该情形下，尽管使用了 IC芯片的更大的布局面积，但是故障电流电平不会增加而是停留在与一个箝位单元相同的故障电流电平。这对于ESD箝位单元是不期望的特性。因此，本领域需要设计一种ESD保护电路(例如，箝位单元或击穿单元)，其具有比被设计保护的内部电路低的触发电压，对于给定布局面积具有较高的击穿故障电流电平， 并且如果多个单元并联布置则应调整故障电流。
图1是传统NMOS晶体管的截面视图。图2是传统关断NMOS ESD保护电路的截面视图。图3是示出图2中示出的传统关断NMOS ESD保护电路的TLP曲线图。图4是根据本发明的实施例的隔离型关断NMOS ESD保护电路的截面视图。图5是示出图4中示出的关断NMOS ESD保护电路的TLP曲线图。
图6是根据本发明的实施例的隔离型关断NMOS ESD保护电路的截面视图。图7是根据本发明的实施例的隔离型关断NMOS ESD保护电路的截面视图。图8是根据本发明的实施例的隔离型关断NMOS ESD保护电路的截面视图。图9是根据本发明的实施例的隔离型关断NMOS ESD保护电路的截面视图。图10是根据本发明的实施例的隔离型关断NMOS ESD保护电路的截面视图。图11示出了根据本发明的实施例的具有隔离型关断NMOS ESD保护电路的IC芯片。
具体实施例方式根据本发明的一个实施例，用于集成电路芯片的ESD保护电路可以包括隔离型 NMOS晶体管，该隔离型NMOS晶体管可以包括将背栅与衬底隔离的隔离区域、形成在背栅上的第一和第二掺杂区域以及栅。该ESD保护电路还可以包括用于将隔离区域连接到第一电节点的第一端子、以及用于将第二掺杂区域连接到第二电节点的第二端子。第一电节点可以具有比第二电节点高的电压电平，并且栅和背栅可以耦合到第二端子。参照图4，示出了根据本发明的实施例的隔离型关断NMOS ESD保护电路400的截面视图。该ESD保护电路400可以包括隔离型NMOS晶体管(例如，如图1所示)和两个端子1和2。隔离区域104和漏108两者均可以连接到端子1。源110可以连接到端子2。栅 112和背栅掺杂区域114两者可以分别通过电阻器420和422耦合到端子2。端子1可以相对于衬底102和端子2被正向偏置。当端子1具有对于端子2为正的ESD应力时，隔离区域104和漏108两者均可以相对于源110被正向偏置。如果跨越漏108和源110的ESD应力足够强，则寄生双极晶体管T3可以进入击穿模式并且传导ESD电流。如以上关于图1所描述的，漏108和背栅106 的结会变为反向偏置，并且会在该结处产生电子雪崩。空穴从漏108向背栅106的漂移可以提高背栅106的电势，并且使得背栅106到源110的二极管变为正向偏置。因此，T3可以进入骤回状态并且传导ESD电流。在一个实施例中，如果跨越隔离区域104和源110的ESD应力足够强，则寄生双极晶体管T2也可以进入击穿模式并且传导ESD电流。例如，跨越隔离区域104和源110的 ESD应力可以足够强，达到触发电压。隔离区域104和背栅106的结会变为反向偏置，并且会在该结处产生电子雪崩。空穴从隔离区域104向背栅106的漂移可以提高背栅106的电势，并且使得背栅106到源110的二极管变为正向偏置。因此，T2可以进入骤回状态并且传导ESD电流。因此，在实施例中，两个寄生双极晶体管T2和T3可以同时进入击穿模式并且传导ESD电流。尽管T1、T2和Τ3被称为晶体管，但是它们仅模拟了晶体管效应而不是真正的晶体管。电阻器420和422可以分别使来自栅112和背栅掺杂区域114的电流转向。在ESD 事件期间，ESD电流在端子1和端子2之间流动。流过电阻器420和422的任何电流将栅 112和背栅掺杂区域114处的电势提高至高于源110。因此，ESD电流将被导向源110(例如，通过T3和/或T2)。在一个实施例中，电阻器420和422可以是金属电阻器。在另一实施例中，它们可以由其它适当的导电材料制成。此外，电阻器422的电阻可以被调整以改变箝位单元的触发电压。例如，当电阻器422的电阻较低时，需要大电流流过背栅掺杂区域114，以提高背栅106的电势，并且使得背栅106到源110的二极管变为正向偏置。并且箝位单元的触发电压将较高。当电阻器422的电阻较高时，流过背栅掺杂区域114的小电流将使背栅106的电势提高到足够高，以使得背栅106到源110的二极管变为正向偏置。并且箝位单元的触发电压将较低。因此，在一个实施例中，电阻器422的电阻值是可调整的。该关断NMOS ESD保护电路400可以用在IC芯片上具有不同电势水平(例如，电压电平)的两个电节点之间。端子1可以是具有比另一电节点(例如，端子2)的电压电平高的电压电平的电节点。在一个实施例中，端子1可以连接到高电势电源VDD(例如，正(+)12 伏特)，而端子2可以连接到低电势电源(例如，负(_)12伏特)。在另一实施例中，端子1 可以连接到具有较高电压电平的输入或输出信号线，而端子2可以连接到具有较低电压电平的输入或输出信号线。在其它实施例中，端子中的至少一个可以是IC的未连接到任何外部引脚的导电区域或节点。图5中示出了 ESD保护电路400的TLP曲线，其包括ESD脉冲的I/V曲线502和在施加ESD脉冲之后漏电流的曲线504。曲线502表示该ESD箝位具有大约21伏特的击穿触发电压。21伏特的触发电压小于M伏特的工作电压并且远远小于图3中示出的传统 ESD箝位单元的35伏特的触发电压。另外，曲线504表示高于IA的故障电流电平，其远远高于图3中示出的传统ESD箝位单元的故障电流电平650mA。ESD保护电路400具有另一优点ESD性能根据ESD箝位单元的数量是可调节的。 这可以从TLP结果看出，在故障电流电平处受压的2个端子两端的电压(例如，大于40V) 可以大于ESD箝位单元的触发电压(例如，21伏特)。因此，受到故障电流电平处的ESD应力的任何ESD箝位单元将击穿并且传导ESD电流。因此，可以并联投入ESD箝位的多个副本以提供更高的ESD保护(例如，释放更多静电荷)。在一个实施例中，ESD保护电路400可以在具有较快上升时间的ESD事件期间(例如，在制造、装配和/或安装期间)在21伏特处触发。参照图6，示出了根据本发明的实施例的隔离型关断NMOS ESD保护电路600的截面视图。该ESD保护电路600包括隔离型NMOS晶体管(例如，如图1所示)以及两个端子1 和2。与图4中示出的ESD保护电路400相对的，仅隔离区域104连接到端子1。源110可以连接到端子2。栅112和背栅掺杂区域114两者可以通过分别通过电阻器620和622 (例如，类似于图4的电阻器420和422)耦合到端子2。与图4的电阻器420和422类似，电阻器620和622 (例如，金属或其它导电材料)可以使电流转向以远离栅112和背栅掺杂区域114，并且将电流引导到源110。在一个实施例中，电阻器622具有可调节的电阻值以调节箝位单元触发电压。端子1可以相对于衬底102和端子2被正向偏置。当端子1具有对于端子2为正的ESD应力时，隔离区域104相对于源110被正向偏置。如果跨越隔离区域104和源110的ESD应力足够强，则寄生双极晶体管T2可以进入击穿模式并且传导ESD电流。例如，跨越隔离区域104和源110的ESD应力可以足够强，达到触发电压。隔离区域104和背栅106的结会变为反向偏置，并且在该结处产生电子雪崩。 空穴从隔离区域104向背栅106的漂移提高了背栅106的电势，并且使得背栅106到源110 的二极管变为正向偏置。因此，T2进入骤回状态并且传导ESD电流。该关断NMOS ESD保护电路600可以用在IC芯片上具有不同电势水平(例如，电压电平)的两个电节点之间。端子1可以是电压电平比另一电节点(端子2)的电压电平高的电节点。在一个实施例中，电节点可以连接到外部引脚。例如，端子1可以连接到高电势电源VDD (例如，正(+) 12伏特)，而端子2可以连接到低电势电源(例如，负(_) 12伏特)。 在另一实施例中，端子1可以连接到具有较高电压电平的输入或输出信号线，而端子2可以连接到具有较低电压电平的输入或输出信号线。在其它实施例中，电节点中的至少一个可以是IC的未连接到任何外部引脚的导电区域或节点。参照图7，示出了根据本发明的实施例的隔离型关断NMOS ESD保护电路700的截面视图。该ESD保护电路700包括隔离型NMOS晶体管(例如，如图1所示)以及两个端子 1和2。与图4中示出的ESD保护电路400相比，仅隔离区域104连接到端子1，而漏108和源110两者连接到端子2。栅112和背栅掺杂区域114两者分别通过电阻器720和722 (例如，类似于图4的电阻器420和422)耦合到端子2。与图4的电阻器420和422类似的，电阻器720和722(例如，金属或其它导电材料)可以使电流转向以远离栅112和背栅掺杂区域114，并且将电流引导至源110。然而，因为漏108连接到源110，因此这两个区域之间不存在电势差。如下所述，ESD电流也将被引导至漏108。在一个实施例中，电阻器722具有可调节的电阻值以调节箝位单元触发电压。端子1可以相对于衬底102和端子2被正向偏置。当端子1具有对于端子2为正的ESD应力时，隔离区域104相对于漏108和源110 两者被正向偏置。如果跨越隔离区域104和源110的ESD应力足够强，则寄生双极晶体管 T2会进入击穿模式并且传导ESD电流。另外，因为源110和漏108保持在同一电势，因此 ESD应力也可以导致晶体管Tl击穿。例如，跨越隔离区域104和源110的ESD应力可以足够强到也达到触发电压。隔离区域104和背栅106的结会变为反向偏置，并且在该结处产生电子雪崩。空穴从隔离区域104向背栅106的漂移提高了背栅106的电势，并且使得背栅106到漏108的二极管变为正向偏置。因此，Tl也进入骤回状态并且传导ESD电流。因此，在实施例中，寄生双极晶体管Tl和T2两者可以同时进入击穿模式并且传导ESD电流。该关断NMOS ESD保护电路700可以用在IC芯片上具有不同电势水平(例如，电压电平)的两个电节点之间。端子1可以是电压电平比另一电节点(端子2)的电压电平高的电节点。在一个实施例中，电节点可以连接到外部引脚。例如，端子1可以连接到高电势电源VDD (例如，正(+) 12伏特)，而端子2可以连接到低电势电源(例如，负(_) 12伏特)。 在另一实施例中，端子1可以连接到具有较高电压电平的输入或输出信号线，而端子2可以连接到具有较低电压电平的输入或输出信号线。在其它实施例中，电节点中的至少一个可以是IC的未连接到任何外部引脚的导电区域或节点。参照图8，示出了根据本发明的实施例的隔离型关断NMOS ESD保护电路800的截面视图。该ESD保护电路800包括隔离型NMOS(例如，如图1所示)以及三个端子1、2和 3。在一个实施例中，隔离区域104连接到端子1，背栅掺杂区域114连接到端子2，并且源 110连接到端子3。栅112通过电阻器820耦合到端子3。电阻器820可以由金属或其它导电材料制成，并且可以在ESD事件期间使得电流转向以远离栅112。当端子1具有对于端子3为正的ESD应力时，隔离区域104相对于源110被正向偏置。如果跨越隔离区域104和源110的ESD应力足够强，则寄生双极晶体管T2可以进入击穿模式并且传导ESD电流。在该ESD事件期间，没有电流流到端子2，并且背栅106对于晶体管2变为浮置基极。在一个实施例中，ESD保护电路800具有比图4、6-7中示出的ESD保护电路400、600以及700低的触发电压。该关断NMOS ESD保护电路800可以用在IC芯片上具有不同电势水平(例如，电压电平)的三个电节点之间。端子1可以是电压电平比另一电节点(端子3)的电压电平高的电节点，并且端子3具有比第三电节点(端子2)高的电压电平。在一个实施例中，电节点可以连接到外部引脚。例如，端子1可以连接到高电势电源VDD(例如，正(+)12伏特)， 端子3可以连接到中等电势电源，而端子2可以连接到低电势电源(例如，负(_)12伏特)。 在另一实施例中，端子1可以连接到具有较高电压电平的输入或输出信号线，端子3可以连接到具有中等电压电平的输入或输出信号线，而端子2可以连接到具有较低电压电平的输入或输出信号线。在其它实施例中，电端子中的至少一个可以是IC的未连接到任何外部引脚的导电区域或节点。参照图9，该ESD箝位C5用于连接两个电源。端子1是连接到高电势电源的隔离， 端子3是连接到中等电势电源的漏和源，并且端子2是连接到低电势电源的背栅。在使得端子1对于端子3的应力为正的ESD事件期间，浮置基极晶体管Tl和T2会击穿。参照图9，示出了根据本发明的实施例的隔离型关断NMOS ESD保护电路900的截面视图。该ESD保护电路900包括隔离型NMOS晶体管(例如，如图1所示)以及三个端子 1、2和3。在一个实施例中，隔离区域104连接到端子1，背栅掺杂区域114连接到端子2， 并且漏108和源110两者连接到端子3。栅112通过电阻器920耦合到端子3。电阻器920 可以由金属或其它导电材料制成，并且可以在ESD事件期间使得电流转向以远离栅112。当端子1具有对于端子3为正的ESD应力时，隔离区域104相对于漏108和源110 两者被正向偏置。如果跨越隔离区域104和源110的ESD应力足够强，则寄生双极晶体管 T2会进入击穿模式并且传导ESD电流。另外，由于源110和漏108两者保持在同一电势， 因此ESD应力还可以导致晶体管Tl击穿。例如，跨越隔离区域104和漏108的ESD应力可以足够强到也达到触发电压。隔离区域104和背栅106的结可以变为反向偏置，并且在该结处产生电子雪崩。空穴从隔离区域104向背栅106的漂移提高了背栅106的电势并且使得背栅106到漏108的二极管变为正向偏置。因此，Tl也进入骤回状态并且传导ESD电流。因此，在实施例中，寄生双极晶体管Tl和T2两者可以同时进入击穿模式并且传导ESD 电流。在端子1和3之间的ESD事件期间，没有电流流到端子2，并且背栅106对于晶体管 Tl和T2两者变为浮置基极。该关断NMOS ESD保护电路900可以用在IC芯片上具有不同电势水平(例如，电压电平)的三个电节点之间。端子1可以是电压电平比另一电节点(端子3)的电压电平高的电节点，并且端子3具有比第三电节点(端子2)高的电压电平。在一个实施例中，电节点可以连接到外部引脚。例如，端子1可以连接到高电势电源VDD(例如，正(+)12伏特)， 端子3可以连接到中等电势电源，而端子2可以连接到低电势电源(例如，负(_)12伏特)。 在另一实施例中，端子1可以连接到具有较高电压电平的输入或输出信号线，端子3可以连接到具有中等电压电平的输入或输出信号线，而端子2可以连接到具有较低电压电平的输入或输出信号线。在其它实施例中，电节点中的至少一个可以是IC的未连接到任何外部引脚的导电区域或节点。参照图10，该ESD箝位C6能够连接三个电源并且用作端子1和3之间的一个ESD 箝位以及端子1和2之间的另一 ESD箝位。端子1是连接到高电势电源的隔离，端子3是连接到中等电势电源的漏，而端子2是连接到低电势电源的源。栅和背栅通过电阻器或金属耦合到端子2。在端子1对于端子2应力为正的ESD事件期间，该ESD箝位像Cl 一样作用。在端子1对于端子3应力为正的ESD事件期间，该ESD箝位像C4 一样作用。参照图10，示出了根据本发明的实施例的隔离型关断NMOS ESD保护电路1000的截面视图。该ESD保护电路1000包括隔离型NMOS晶体管(例如，如图1所示)以及三个端子1、2和3。在一个实施例中，隔离区域104连接到端子1，漏108连接到端子2，并且源 110连接到端子3。栅112和背栅掺杂区域114分别通过电阻器1020和1022耦合到端子 2。ESD保护电路1000可以用作两个ESD箝位单元一个在端子1和2之间，另一个在端子1和3之间。当端子1具有对于端子2为正的ESD应力时，隔离区域104相对于源 110被正向偏置。如果跨越隔离区域104和源110的ESD应力足够强，则寄生双极晶体管 T2会进入击穿模式并且传导ESD电流。在该ESD事件期间，电阻器1020和1022 (例如，金属或其它导电材料)可以使电流转向以远离栅112和背栅掺杂区域114，并且将电流引导至源110。另外，在该ESD事件期间，没有电流流到端子3，并且背栅106对于晶体管T2变为浮置基极。在一个实施例中，电阻器1022具有可调节的电阻值，以调节箝位单元触发电压。当端子1具有对于端子3为正的ESD应力时，ESD应力也可以导致晶体管Tl击穿。 例如，跨越隔离区域104和漏108的ESD应力可以足够强到也达到触发电压。隔离区域104 和背栅106的结可以变为反向偏置，并且在该结处产生电子雪崩。空穴从隔离区域104向背栅106的漂移提高了背栅106的电势，并且使得背栅106到漏108的二极管变为正向偏置。因此，Tl也进入骤回状态，并且传导ESD电流。另外，在该ESD事件期间，没有电流流到端子2，并且背栅106对于晶体管Tl变为浮置基极。该关断NMOS ESD保护电路1000可以用在IC芯片上具有不同电势水平(例如，电压电平)的三个电节点之间。端子1可以是电压电平比另一电节点(端子3)的电压电平高的电节点，并且端子3具有比第三电节点(端子2)高的电压电平。在一个实施例中，电节点可以连接到外部引脚。例如，端子1可以连接到高电势电源VDD(例如，正(+)12伏特)， 端子3可以连接到中等电势电源，而端子2可以连接到低电势电源(例如，负(_)12伏特)。 在另一实施例中，端子1可以连接到具有较高电压电平的输入或输出信号线，端子3可以连接到具有中等电压电平的输入或输出信号线，而端子2可以连接到具有较低电压电平的输入或输出信号线。在其它实施例中，电节点中的至少一个可以是IC的未连接到任何外部引脚的导电区域或节点。图6至10中示出的ESD保护电路提供与图4中示出的ESD保护电路400相似的 ESD性能。没有示出图6至10中示出的ESD保护电路的TLP曲线，但是它们与图5中示出的ESD保护电路400的性能类似。因此，图6至10中示出的ESD保护电路具有相似的特性 小于工作电压的击穿触发电压以及高于图3中示出的传统ESD箝位单元的故障电流电平 650mA的故障电流电平。另外，它们的ESD性能根据ESD箝位单元的数量是可调节的。艮口 在故障电流电平处被加压的2个端子之间的电压大于ESD箝位单元的触发电压，因此，经受故障电流电平处的ESD应力的任何ESD箝位单元将击穿并且传导ESD电流。因此，可以并联投入本发明的实施例的多个副本，以提供更高的ESD保护(例如，释放更多的静电荷)。根据本发明的ESD保护电路的实施例仅利用隔离型NMOS晶体管并且不需要半导体工艺来支持双极晶体管类型。此外，这些实施例总是具有被偏置为连接到保护电路的更高电源电压的隔离层。因此，可以利用布置于隔离型NMOS晶体管外部的ESD 二极管，容易地防止由于隔离型NMOS器件的源或漏端子相对于隔离层为正而发生ESD击穿。因此，箝位单元的ESD击穿被限制于隔离层相对于隔离型NMOS器件的源或漏应力为正的ESD应力。本发明的实施例利用隔离型NMOS晶体管的具有不同的集电极、发射极以及基极的寄生双极晶体管。这些双极晶体管显示出不同的特性，诸如触发电压和击穿电流电平。在图4以及图6至10中，漏和源被绘制为相同，但是不是必须是这种情况。此外，漏的半导体处理不需要与源的半导体处理相同。在一个实施例中，隔离型NMOS晶体管可以是对称的， 漏108和源110可以互换。这些图中示出的晶体管(例如，T1、T2以及Τ3)是IC芯片的各个相邻区域的物理和/或电效应。它们模仿晶体管的工作，但是不是单独的晶体管器件。图11示出了根据本发明的实施例的具有隔离型关断NMOS ESD保护电路的IC芯片1100。芯片1100可以包括芯片封装1120，芯片封装1120可以包括具有从其延伸出去的电接触引脚1110. 1-1110. N的外壳(通常为塑料)。内部如放大视图1120所示，引脚 1110. 1-1110. N连接到延伸至与半导体管芯1108相邻的位置的金属迹线。连线1104可以将迹线1102连接到集成电路管芯1108上的金属接触垫1106。在集成电路管芯内，接收器电路(未示出)可以设置在到接触垫1106的电连接中，以接收经由引脚1110输入到芯片 1100的外部信号。已知用作接收器电路的多种电路设计。通常接收器电路包括多种晶体管。根据实施例，接收器可以具有不同的电压电平，并且可以采用如在前实施例中公开的隔离型关断NMOS ESD保护电路。这里具体示出和描述了本发明的若干实施例。然而，应理解，在不背离本发明的精神和预期范围的情况下，本发明的修改和变化被以上教导所覆盖并且在所附权利要求的范围内。
权利要求
1.一种用于集成电路芯片的ESD保护电路，包括 隔离型NMOS晶体管，包括隔离区域，将背栅与衬底隔离，以及形成在所述背栅上的第一和第二掺杂区域以及栅；第一端子，用于将所述隔离区域连接到第一电节点；以及第二端子，用于将所述第二掺杂区域连接到第二电节点，其中所述第一电节点具有比所述第二电节点高的电压电平，并且所述栅和背栅耦合到所述第二端子。
2.根据权利要求1所述的ESD保护电路，其中，所述第一掺杂区域是漏，并且所述第二掺杂区域是所述隔离型NMOS晶体管的源。
3.根据权利要求2所述的ESD保护电路，其中，所述隔离型MOS晶体管在所述集成电路芯片的工作期间关断。
4.根据权利要求2所述的ESD保护电路，其中，所述漏没有连接到任何端子并且是浮置的。
5.根据权利要求2所述的ESD保护电路，其中，所述漏连接到所述第一端子和所述隔离区域。
6.根据权利要求2所述的ESD保护电路，其中，所述漏连接到所述第二端子和所述源。
7.根据权利要求2所述的ESD保护电路，其中，所述背栅经由背栅掺杂区域耦合到所述第二端子°
8.根据权利要求2所述的ESD保护电路，其中，所述背栅经由电阻器耦合到所述第二端子。
9.根据权利要求8所述的ESD保护电路，其中，所述电阻器具有可调节的电阻。
10.根据权利要求1所述的ESD保护电路，其中，所述第一电节点是具有高电压电平的第一电源，并且所述第二电节点是具有低电压电平的第二电源。
11.一种用于集成电路芯片的ESD保护电路，包括 隔离型MOS晶体管，其包括隔离区域，将背栅与衬底隔离，以及形成在所述背栅上的第一和第二掺杂区域以及栅； 第一端子，用于将所述隔离区域连接到第一电节点； 第二端子，用于将所述背栅连接到第二电节点；以及第三端子，用于将所述第一掺杂区域连接到第三电节点，其中，所述第一电节点具有比所述第三电节点高的电压电平，并且所述第三电节点具有比所述第二电节点高的电压电平。
12.根据权利要求11所述的ESD保护电路，其中，所述第一掺杂区域是源，并且所述第二掺杂区域是所述隔离型NMOS晶体管的漏。
13.根据权利要求12所述的ESD保护电路，其中，所述隔离型MOS晶体管在所述集成电路芯片的工作期间关断。
14.根据权利要求12所述的ESD保护电路，其中，所述漏没有连接到任何端子并且是浮置的。
15.根据权利要求12所述的ESD保护电路，其中，所述漏连接到所述源，并且连接到所述第三电源。
16.根据权利要求12所述的ESD保护电路，其中，所述栅连接到所述源。
17.根据权利要求11所述的ESD保护电路，其中，所述第一掺杂区域是漏，并且所述第二掺杂区域是所述隔离型NMOS晶体管的源。
18.根据权利要求17所述的ESD保护电路，其中，所述背栅经由背栅掺杂区域耦合到所述第二端子。
19.根据权利要求17所述的ESD保护电路，其中，所述背栅经由电阻器耦合到所述第二端子。
20.根据权利要求17所述的ESD保护电路，其中，所述电阻器具有可调节的电阻。
21.根据权利要求17所述的ESD保护电路，其中，所述栅连接到所述源。
22.根据权利要求17所述的ESD保护电路，其中，每个电节点连接到电源。
23.一种集成电路芯片，包括 具有多个引脚的塑料外壳；连接到所述引脚的集成电路管芯，所述集成电路管芯包括隔离型NMOS晶体管，所述隔离型NMOS晶体管包括隔离区域，将背栅与衬底隔离，以及形成在所述背栅上的第一和第二掺杂区域以及栅；第一端子，用于将所述隔离区域连接到第一电节点；以及第二端子，用于将所述第二掺杂区域连接到第二电节点，其中，所述第一电节点具有比所述第二电节点高的电压电平，并且所述栅和背栅经由第一电阻器和第二电阻器耦合到所述第二端子，所述第二电阻器具有可调节的电阻，所述栅连接到所述NMOS晶体管的源。
24.一种集成电路芯片，包括 具有多个引脚的塑料外壳；连接到所述引脚的集成电路管芯，所述集成电路管芯包括隔离型NMOS晶体管，所述隔离型NMOS晶体管包括隔离区域，将背栅与衬底隔离，以及形成在所述背栅上的第一和第二掺杂区域以及栅； 第一端子，用于将所述隔离区域连接到第一电节点； 第二端子，用于将所述背栅连接到第二电节点；以及第三端子，用于将所述第一掺杂区域连接到第三电节点，其中，所述第一电节点具有比所述第三电节点高的电压电平，并且所述第三电节点具有比所述第二电节点高的电压电平，所述背栅经由具有可调节电阻的电阻器耦合到所述第二端子，所述栅连接到所述NMOS 晶体管的源。
全文摘要
本发明涉及一种用于保护IC芯片免受ESD的保护电路。集成电路芯片的ESD保护电路可以包括隔离型NMOS晶体管，该隔离型NMOS晶体管可以包括将背栅与衬底隔离的隔离区域、以及形成在背栅上的第一和第二掺杂区域以及栅。ESD保护电路还可以包括用于将隔离区域连接到第一电节点的第一端子、以及用于将第二掺杂区域连接到第二电节点的第二端子。第一电节点可以具有比第二电节点高的电压电平，并且栅和背栅可以耦合到第二端子。
文档编号H01L23/62GK102292813SQ200980155230
公开日2011年12月21日 申请日期2009年12月7日 优先权日2008年12月16日
发明者D·弗莱伊, 朱海阳 申请人:美国亚德诺半导体公司