专利名称：一种高压半导体器件及其制造方法
技术领域：
本发明属于半导体功率器件技术领域。
背景技术：
横向高压DMOS(Double-diffused M0SFET)器件由于其源极、漏极和栅极皆在芯 片表面，易于通过内部连接与低压逻辑电路单片集成，被广泛应用于高压功率集成电路中。 但由于匿OS器件的导通电阻Ron与器件耐压BV存在Ron °^ BV23 26的关系，使得器件 在高压应用时，导通电阻急剧上升，这就限制了横向高压匿0S器件在高压功率集成电路中 的应用，尤其是在要求低导通损耗和小芯片面积的电路中。为了克服高导通电阻的问题， J. A. APPLES等人提出了 RESURF (Reduced SURface Field)降低表面场技术，被广泛应用于 高压器件的设计中，但仍不能有效解决高导通电阻的问题。
发明内容
本发明的目的是提供一种新型低导通损耗的高压半导体器件及其制造方法。所述 高压半导体器件与常规具有降场层的高压半导体器件相比，在相同芯片面积的情况下具有 更小的导通电阻(或在相同的导通能力的情况下具有更小的芯片面积)。所述制造方法简 单，工艺难度相对较低。 本发明的目的是这样达到的本发明提供一种高压半导体器件，如图2所示，包括 第一导电类型半导体衬底1、第二导电类型半导体漂移区2、第一导电类型半导体降场层3、 第一导电类型半导体体区6、场氧化层7、栅氧化层8、栅极9、第二导电类型半导体漏区(或 第一导电类型半导体阳极区)10、第二导电类型半导体源区(或第二导电类型半导体阴极 区)11、第一导电类型半导体体接触区12、金属前介质13、源极金属(或阴极金属)14、漏极 金属(或阳极金属)15 ;其特征在于，所述高压半导体器件还包括第一导电类型半导体埋层 体区4和第二导电类型半导体外延层5，所述第二导电类型半导体外延层5位于场氧化层7 和第一导电类型半导体降场层3之间；所述第一导电类型半导体埋层体区4位于第一导电 类型半导体体区6和第一导电类型半导体衬底1之间。
本发明的工作原理 本发明提供一种高压半导体器件，其工作原理与传统的横向高压匿OS器件类似， 都是应用电荷平衡原理来提高器件的击穿电压，但本发明中的器件导通损耗低于传统横向 高压匿0S器件。图1为传统的横向高压匿OS器件，包括第一导电类型半导体衬底1、第二 导电类型半导体漂移区2、第一导电类型半导体降场层3、第一导电类型半导体体区6、场氧 化层7、栅氧化层8、栅极9、第二导电类型半导体漏区10、第二导电类型半导体源区11、第一 导电类型半导体体接触区12、金属前介质13、源极金属14、漏极金属15。器件导通时电流 从第二导电类型半导体源区11经第二导电类型半导体漂移区2流到第二导电类型半导体 漏区10，由于第一导电类型半导体降场层3的存在，电流不能从器件表面经过，电流流动的 路径变长，器件的导通电阻变大，导通损耗增加。图2为本发明的高压半导体器件，与现有的具有降场层结构的横向高压匿OS相比，本发明提供的器件通过外延工艺增加了第二导 电类型半导体外延层5、提供了一个额外的表面导电通道，并减小了表面电流流动的路径， 降低了器件导通电阻。图3为通过二维器件仿真软件MEDICI定义的一种传统的横向高压 匿0S器件的网格图，图4为其横向距离为60微米位置处纵向的浓度分布。图5为通过二 维器件仿真软件MEDICI定义的本发明提供的一种高压半导体器件结构图，图6为其横向距 离为60微米位置处纵向的浓度分布。图7给出了相同尺寸相同偏置电压下传统横向高压 匿OS器件和本发明提供的高压半导体器件线性区电流的对比，可见本发明提供的器件导通 电流高于传统横向高压DMOS器件，从而器件的导通电阻低于传统的横向高压匿OS器件。 因此，在功率集成电路应用中，同样输出电流能力的条件下，高压半导体器件的面积得以降 低。 本发明提供的的高压半导体器件制造方法包括以下步骤 第一步采用光刻和离子注入工艺在第一导电类型半导体衬底1中注入第二导电 类型半导体，并扩散形成第二导电类型半导体漂移区2 ;所述第一导电类型半导体衬底1的 电阻率为10 200欧姆 厘米，第二导电类型半导体漂移区2的注入剂量为1E12cm—2 1E13cm—2 ; 第二步采用光刻和离子注入工艺，在第二导电类型半导体漂移区2中注入第一 导电类型半导体形成第一导电类型半导体降场层3，同时在第一导电类型半导体衬底1中 形成第一导电类型半导体埋层体区4 ;所述第一导电类型半导体降场层3和第一导电类型 半导体埋层体区4的注入剂量为5Ellcm—2 1E13cm—2 ; 第三步在经过第一、二步处理后的芯片上表面外延生长第二导电类型半导体外 延层5 ;所述第二导电类型半导体外延层5的厚度为1微米 5微米、浓度为1E15cm—3 1E16cm—3 ; 第四步采用光刻和离子注入工艺，在第二导电类型半导体外延层5上注入第一 导电类型半导体，形成第一导电类型半导体体区6 ;所述第一导电类型半导体体区6的注入 剂量为1E12cm—2 1E14cm—2 ; 第五步采用硅局部氧化LOCOS(LOCal Oxidation of Silicon)工艺形成场氧化 层7;第六步形成器件的栅氧化层8，所述栅氧化层8的厚度为7nm 100nm ; 第七步形成器件的多晶硅栅极9，所述多晶硅栅极9的方块电阻值为10 40欧
姆/方块； 第八步采用光刻和离子注入工艺，形成器件的第二导电类型半导体漏区(或第 一导电类型半导体阳极区)10、第二导电类型半导体源区(或第二导电类型半导体阴极 区)11 、第一导电类型半导体体接触区12 ;所述第二导电类型半导体漏区(或第一导电类型 半导体阳极区)10、第二导电类型半导体源区(或第二导电类型半导体阴极区)11、第一导 电类型半导体体接触区12的注入剂量为1E15cm—2 2E16cm一2 ;
第九步形成金属前介质13 ; 第十步形成源极金属(或阴极金属)14和漏极金属(或阳极金属)15。 需要说明的是，所述的一类杂质的埋层体区4，在第二导电类型半导体外延层5较
薄或第一导电类型半导体体区6结深较深时，可以不做。所述第一导电类型半导体降场层3及一类杂质的埋层体区4可以分步形成，也可以同时形成。 本发明的优点是本发明通过外延工艺增加第二导电类型半导体外延层5、提供 一个额外的表面导电通道，与第二导电类型半导体漂移区2—起，为器件提供两个导电通 道。由于采用外延工艺增加了一个额外的表面导电通道，减小了表面电流流动的路径，因此 降低了器件的导通电阻。与常规具有降场层的高压半导体器件相比，本发明提供的高压半 导体器件在相同芯片面积的情况下具有更小的导通电阻(或在相同的导通能力的情况下 具有更小的芯片面积)。本发明提供的高压半导体器件可应用于消费电子、显示驱动等多种 产品中。
图1是现有的具有降场层结构的横向高压匿0S器件结构示意图。
其中，1是第一导电类型半导体衬底、2是第二导电类型半导体漂移区、3是第一导 电类型半导体降场层、6是第一导电类型半导体体区、7是场氧化层、8是栅氧化层、9是栅 极、10是第二导电类型半导体漏区、11是第二导电类型半导体源区、12是体接触区、13是金 属前介质、14是源极金属、15是漏极金属。 图2是本发明提供的一种高压半导体器件结构示意图。 其中，1是第一导电类型半导体衬底、2是第二导电类型半导体漂移区、3是第一 导电类型半导体降场层、4是第一导电类型半导体埋层体区、5是第二导电类型半导体外延 层、6是第一导电类型半导体体区、7是场氧化层、8是栅氧化层、9是栅极、10是第二导电类 型半导体漏区(或第一导电类型半导体阳极区)、11是第二导电类型半导体源区(或第二 导电类型半导体阴极区)、12是第一导电类型半导体体接触区、13是金属前介质、14是源极 金属(或阴极金属)、15是漏极金属(或阳极金属)。 图3是通过二维器件仿真软件MEDICI定义的现有的具有降场层结构的横向高压 匿OS器件的网格图。 图4是通过二维器件仿真软件MEDICI定义的现有的具有降场层结构的横向高压 匿OS器件在横向距离为60微米位置处纵向的浓度分布。 图5是通过二维器件仿真软件MEDICI定义的本发明提供的高压半导体器件的网 格图。 图6是通过二维器件仿真软件MEDICI定义的本发明提供的高压半导体器件在横 向距离为60微米位置处纵向的浓度分布。 图7是在Vgs = 5V时，现有的具有降场层结构的横向高压匿OS器件和本发明提 供的高压半导体器件在线性区时漏源电流与漏源电压的关系曲线示意图。其中虚线为现有 的具有降场层结构的横向高压DMOS器件漏源电流与漏源电压关系曲线，实线为本发明提 供的高压半导体器件漏源电流与漏源电压关系曲线。由图可知，在Vds二 IOV时，现有的具 有降场层结构的横向高压匿OS器件的电流为41 ii A/ ii m ;本发明提供的器件电流为53 y A/ P m，电流能力较传统结构提高了 29%。
具体实施例方式
本发明提供了一种用外延工艺实现的一种高压半导体器件，其工艺难度低，可操作性强，选择不同类型的衬底及杂质可以制造出n沟道和p沟道的高压半导体器件。
本发明提供一种高压半导体器件，如图2所示，包括第一导电类型半导体衬底1、 第二导电类型半导体漂移区2、第一导电类型半导体降场层3、第一导电类型半导体体区6、 场氧化层7、栅氧化层8、栅极9、第二导电类型半导体漏区(或第一导电类型半导体阳极 区)10、第二导电类型半导体源区(或第二导电类型半导体阴极区)11、第一导电类型半导 体体接触区12、金属前介质13、源极金属(或阴极金属)14、漏极金属(或阳极金属)15 ;其 特征在于，所述高压半导体器件还包括第一导电类型半导体埋层体区4和第二导电类型半 导体外延层5，所述第二导电类型半导体外延层5位于场氧化层7和第一导电类型半导体降 场层3之间；所述第一导电类型半导体埋层体区4位于第一导电类型半导体体区6和第一 导电类型半导体衬底l之间。 本发明提供的的高压半导体器件制造方法包括以下步骤 第一步采用光刻和离子注入工艺在第一导电类型半导体衬底1中注入第二导电 类型半导体，并扩散形成第二导电类型半导体漂移区2 ;所述第一导电类型半导体衬底1的
电阻率为10 200欧姆 厘米，第二导电类型半导体漂移区2的注入剂量为1E12cm—2 1E13cm—2 ; 第二步采用光刻和离子注入工艺，在第二导电类型半导体漂移区2中注入第一 导电类型半导体形成第一导电类型半导体降场层3，同时在第一导电类型半导体衬底1中 形成第一导电类型半导体埋层体区4 ;所述第一导电类型半导体降场层3和第一导电类型 半导体埋层体区4的注入剂量为5Ellcm—2 1E13cm—2 ; 第三步在经过第一、二步处理后的芯片上表面外延生长第二导电类型半导体外 延层5 ;所述第二导电类型半导体外延层5的厚度为1微米 5微米、浓度为1E15cm—3 1E16cm—3 ; 第四步采用光刻和离子注入工艺，在第二导电类型半导体外延层5上注入第一 导电类型半导体，形成第一导电类型半导体体区6 ;所述第一导电类型半导体体区6的注入 剂量为1E12cm—2 1E14cm—2 ; 第五步采用硅局部氧化LOCOS(LOCal Oxidation of Silicon)工艺形成场氧化 层7; 第六步形成器件的栅氧化层8，所述栅氧化层8的厚度为7nm 100nm ; 第七步形成器件的多晶硅栅极9，所述多晶硅栅极9的方块电阻值为10 40欧
姆/方块； 第八步采用光刻和离子注入工艺，形成器件的第二导电类型半导体漏区(或第 一导电类型半导体阳极区)10、第二导电类型半导体源区(或第二导电类型半导体阴极 区)11 、第一导电类型半导体体接触区12 ;所述第二导电类型半导体漏区(或第一导电类型 半导体阳极区)10、第二导电类型半导体源区(或第二导电类型半导体阴极区)11、第一导 电类型半导体体接触区12的注入剂量为1E15cm—2 2E16cm一2 ;
第九步形成金属前介质13 ; 第十步形成源极金属(或阴极金属)14和漏极金属(或阳极金属)15。 本发明通过外延工艺增加第二导电类型半导体外延层5、提供一个额外的表面导
电通道，与第二导电类型半导体漂移区2 —起，为器件提供两个导电通道。由于采用外延工
6艺增加了一个额外的表面导电通道，减小了表面电流流动的路径，因此降低了器件的导通 电阻。与常规具有降场层的高压半导体器件相比，本发明提供的高压半导体器件在相同芯 片面积的情况下具有更小的导通电阻(或在相同的导通能力的情况下具有更小的芯片面 积)。本发明提供的高压半导体器件可应用于消费电子、显示驱动等多种产品中。
权利要求
一种高压半导体器件，包括第一导电类型半导体衬底(1)、第二导电类型半导体漂移区(2)、第一导电类型半导体降场层(3)、第一导电类型半导体体区(6)、场氧化层(7)、栅氧化层(8)、栅极(9)、第二导电类型半导体漏区或第一导电类型半导体阳极区(10)、第二导电类型半导体源区或第二导电类型半导体阴极区(11)、第一导电类型半导体体接触区(12)、金属前介质(13)、源极金属或阴极金属(14)、漏极金属或阳极金属(15)；其特征在于，所述高压半导体器件还包括第一导电类型半导体埋层体区(4)和第二导电类型半导体外延层(5)，所述第二导电类型半导体外延层(5)位于场氧化层(7)和第一导电类型半导体降场层(3)之间；所述第一导电类型半导体埋层体区(4)位于第一导电类型半导体体区(6)和第一导电类型半导体衬底(1)之间。
2. —种高压半导体器件制造方法包括以下步骤第一步采用光刻和离子注入工艺在第一导电类型半导体衬底(1)中注入第二导电 类型半导体，并扩散形成第二导电类型半导体漂移区(2);所述第一导电类型半导体衬 底(1)的电阻率为10 200欧姆 厘米，第二导电类型半导体漂移区(2)的注入剂量为 1E12cm—2 1E13cm—2 ;第二步采用光刻和离子注入工艺，在第二导电类型半导体漂移区(2)中注入第一导 电类型半导体形成第一导电类型半导体降场层(3)，同时在第一导电类型半导体衬底(1) 中形成第一导电类型半导体埋层体区(4);所述第一导电类型半导体降场层(3)和第一导 电类型半导体埋层体区(4)的注入剂量为5Ellcm—2 1E13cm—2 ;第三步在经过第一、二步处理后的芯片上表面外延生长第二导电类型半导体外延层 (5);所述第二导电类型半导体外延层(5)的厚度为l微米 5微米、浓度为1E15cm—3 1E16cm—3 ;第四步采用光刻和离子注入工艺，在第二导电类型半导体外延层(5)上注入第一导 电类型半导体，形成第一导电类型半导体体区(6);所述第一导电类型半导体体区(6)的注 入剂量为1E12cm—2 1E14cm—2 ;第五步采用硅局部氧化LOCOS工艺形成场氧化层(7);第六步形成器件的栅氧化层(8)，所述栅氧化层(8)的厚度为7nm 100nm; 第七步形成器件的多晶硅栅极(9)，所述多晶硅栅极(9)的方块电阻值为10 40欧 姆/方块；第八步采用光刻和离子注入工艺，形成器件的第二导电类型半导体漏区或第一导电 类型半导体阳极区(10)、第二导电类型半导体源区或第二导电类型半导体阴极区(11)、第 一导电类型半导体体接触区(12);所述第二导电类型半导体漏区或第一导电类型半导体 阳极区(10)、第二导电类型半导体源区或第二导电类型半导体阴极区(11)、第一导电类型 半导体体接触区(12)的注入剂量为1E15cm—2 2E16cm—2 ;第九步形成金属前介质(13);第十步形成源极金属或阴极金属(14)和漏极金属或阳极金属(15)。
全文摘要
一种高压半导体器件及其制造方法，属于半导体功率器件技术领域。本发明在现有的具有降场层结构的横向高压DMOS器件结构基础上，在场氧化层(7)和第一导电类型半导体降场层(3)之间增加了一层第二导电类型半导体外延层(5)，同时在第一导电类型半导体体区(6)和第一导电类型半导体衬底(1)之间增加了一层第一导电类型半导体埋层体区(4)。本发明通过外延工艺增加第二导电类型半导体外延层(5)、为器件提供了一个额外的表面导电通道，与常规具有降场层的高压半导体器件相比，本发明提供的高压半导体器件在相同芯片面积的情况下具有更小的导通电阻(或在相同的导通能力的情况下具有更小的芯片面积)。本发明可用于消费电子、显示驱动等产品中。
文档编号H01L21/336GK101771085SQ20101002814
公开日2010年7月7日 申请日期2010年1月20日 优先权日2010年1月20日
发明者乔明, 傅达平, 张波, 段双亮, 罗波, 蒋苓利 申请人:电子科技大学