专利名称：电荷俘获非挥发半导体存储器及其制造方法
技术领域：
本发明涉及一种非挥发存储器，尤其涉及一种电荷俘获非挥发半导体存储器及其 制备方法。
背景技术：
非挥发存储器(Non-volatile memory)由于具有低功耗、小体积、高密度、可重复 擦写等特性，在移动通信、数据终端、多媒体、消费类电子及国防电子装备等领域具有广泛 的应用。非挥发存储器主要包括浮栅(Floating Gate)非挥发半导体存储器和电荷俘获 (Charge Trapping)非挥发半导体存储器。浮栅非挥发半导体存储器是利用多晶硅形成浮栅，并 且电荷存储在浮栅中，因此如果上述多晶硅中存在任何缺陷，则电荷保留时间将显著降低。相 反，电荷俘获非挥发半导体存储器是使用氮化物层代替上述多晶硅，电荷存储在氮化物层中， 因此对缺陷的敏感性相对较低。此外，相较于浮栅非挥发半导体存储器，电荷俘获非挥发半导 体存储器具有更好的可缩微性。另外，电荷俘获非挥发半导体存储器还具有分立的存储介质、 较薄有隧穿氧化层、良好的数据保持特性以及完全与微电子工艺兼容等优点。因此，目前电荷 俘获非挥发半导体存储器被认为在30纳米以下将逐渐取代浮栅非挥发半导体存储器。一般而言，电荷俘获非挥发半导体存储器的编程和擦除技术来源于沟道热电 子发射(Channel Hot-Election Injection)与沟道热空穴发射(ChannelHot-Hole Injection)。电荷俘获非挥发半导体存储器的编程(Program)是通过传统的沟道热电子发 射在漏端附近完成的，而擦除(Erase)则是通过沟道热空穴发射在漏端附近完成的。目前， 电荷俘获非挥发半导体存储器的源极和漏极同为P-N结结构。然而随着器件的尺寸越来越小，上述电荷俘获非挥发半导体存储器的沟道长度也 相应不断地缩短。为了产生充足的漏端热空穴注入，源极和漏极同为P-N结结构这一特征 导致编程电压很难被缩小，热电子注入效率低，编程速度慢，功耗较大。
发明内容
针对上述电荷俘获非挥发半导体存储器存在的问题，有必要提供一种编程电压 低、编程速度快、功耗较低及可靠性较高的电荷俘获非挥发半导体存储器。同时，也有必要提供一种上述非挥发半导体存储器制备方法。一种电荷俘获非挥发半导体存储器，其包括一半导体衬底、一源极区域、一漏极区 域、依次形成在所述半导体衬底上的一隧道绝缘层、一电荷俘获层、一阻挡绝缘层和一栅电 极。所述漏极区域包括P-N结，所述源极区域包括金属钛、钴、镍、钼中任意一种或者其混合 物与半导体衬底形成的金属半导体结。优选地，所述电荷俘获非挥发半导体存储器进一步包括一形成在所述栅电极上的
第一金属层。优选地，所述电荷俘获非挥发半导体存储器进一步包括一形成在所述第一金属层上的硬掩膜层。优选地，所述半导体衬底具有一漏极区域及一源极区域，所述隧道绝缘层、电荷俘 获层、阻挡绝缘层、栅电极、第一金属层及硬掩膜层依次形成在上述半导体衬底上除上述源 极区域和上述漏极区域以外的区域。优选地，所述电荷俘获非挥发半导体存储器进一步包括侧墙，所述半导体衬底上 对应上述漏极区域和上述源极区域的空间分别形成第一开口及第二开口，所述侧墙分别形 成在上述两个开口内，并且分别位于上述隧道绝缘层至硬掩膜层的侧边。优选地，所述第一金属层是金属钨层或者金属硅化钨层。一种电荷俘获非挥发半导体存储器的制造方法，其包括如下步骤提供一半导体 衬底，在所述半导体衬底上依次形成一隧道绝缘层、一电荷俘获层、一阻挡绝缘层、一栅电 极、一第一金属层及一硬掩膜层；依次刻蚀所述硬掩膜层、所述第一金属层、所述栅电极、所 述阻挡绝缘层、所述电荷俘获层及所述隧道绝缘层，形成对应于漏极区域的第一开口及一 对应于源极区域的第二开 口，所述两个开口都暴露出所述半导体衬底；形成一第一介质层， 刻蚀所述第一介质层并保留所述第二开口内的第一介质层；向所述半导体衬底中注入离 子，使漏极区域形成P-N结；去除剩余第一介质层，形成侧墙，所述侧墙分别位于上述第一、 第二开口内，并且位于所述隧道绝缘层至硬掩膜层的两侧；形成一第二金属层，所述第二金 属层包括金属钛层、钴层、镍层、钼层中任意一种或者其混合物并与半导体衬底反应，使源 极区域形成相应的金属半导体结。优选地，所述第一开口的宽度大于所述第二开口的宽度。优选地，所述第一介质层的厚度大于所述第二开口的宽度的一半，并且小于所述 第一开口的宽度的一半。优选地，所述第一介质层为二氧化硅层、氮化硅层或两者的混合层。优选地，所述半导体衬底是P型衬底，注入的离子是N型离子。优选地，形成上述侧墙的步骤包括沉积一第二介质层，刻蚀掉部分所述第二介质 层，保留上述第一、第二开口的两侧的第二介质层，保留下来的第二介质层即为所述侧墙。优选地，利用退火工艺使所述第二金属层与所述第二开口内的半导体衬底发生反 应而形成金属硅化物，所述金属硅化物与所述第二开口对应的源极区域的半导体衬底接触 形成金属半导体结。优选地，所述制造方法进一步包括去除未与所述半导体衬底反应的第一金属层。本发明制造方法制造的电荷俘获非挥发半导体存储器的漏极区域和源极区域的 半导体结分别为P-N结和肖特基结。所述肖特基结构由金属钛、钴、镍、钼中任意一种或者 其混合物与半导体衬底形成。所述肖特基结需要比较低的电子势垒高度，才能更有效的完 成源极区域热电子注入编程模式。因此，在使用上述电荷俘获非挥发半导体存储器时，只需 在较低的栅极电压和较低的漏极电压下就可以在源极区域产生特定热电子，热电子注入效 率高、编程电压低、编程速度快且功耗低。另外，上述电荷俘获非挥发半导体存储器的不对 称源极、漏极结构，能够减少漏极的反向二极管泄漏电流，器件可靠性高。
图1是本发明电荷俘获非挥发半导体存储器的截面示意图。
图2是图1所示电荷俘获非挥发半导体存储器一较佳实施方式的制备方法流程图。图3至图13是图1所示电荷俘获非挥发半导体存储器的制造方法的各主要步骤的截面示意图。
具体实施例方式请参阅图1，图1是本发明电荷俘获非挥发半导体存储器的截面示意图。所述电荷俘获非挥发半导体存储器10包括一半导体衬底11、一隧道绝缘层12、一电荷俘获层13、一 阻挡绝缘层14、一栅电极15、一第一金属层16、一硬掩膜层17及侧墙18。上述半导体衬底 11表面具有一漏极区域110及一源极区域111。上述隧道绝缘层12、电荷俘获层13、阻挡 绝缘层14、栅电极15、第一金属层16及硬掩膜层17依次形成在上述半导体衬底11上除上 述漏极区域110和上述源极区域111以外的区域。上述半导体衬底11上对应上述漏极区域110和上述源极区域111的空间分别形成一第一开口 112及一第二开口 113。上述侧墙18形成在上述第一、第二开口 112、113内， 并且分别位于上述隧道绝缘层12至硬掩膜层17的侧边。上述漏极区域110包括一接触孔 (未标示)，其内填充有金属并和位线(Bitline)连接。上述栅电极15和上述第一金属层 16 一起形成字线(Wordline)(未标示)。请参阅图2至图13，图2是所述电荷俘获非挥发半导体存储器10的制造方法一较 佳实施方式的流程图。图3至图13是图1所示电荷俘获非挥发半导体存储器10的制造方 法的各主要步骤的截面示意图。所述电荷俘获非挥发半导体存储器10的制造方法包括如 下步骤步骤Sl，请参阅图3，提供一半导体衬底11，在上述半导体衬底11上依序形成一隧道绝缘层12、一电荷俘获层13、一阻挡绝缘层14及一栅电极15。上述多层结构从所述半导 体衬底11至所述栅电极15的结构为一多晶硅-氧化物_氮化物_氧化物_多晶硅半导体 (Silicon-Oxide-Nitride-Oxide-Silicon, S0N0S)结构(未标示)。上述半导体衬底 11 可 以是P型半导体衬底。上述隧道绝缘层12和阻挡绝缘层14可以采用二氧化硅(Si02)形 成。上述电荷俘获层13可以采用氮化硅(Si3N4)形成。上述栅电极15可以为一多晶硅层。上述隧道绝缘层12可以通过湿氧化法或自由基氧化法形成。上述电荷俘获层13和阻挡绝缘层14可以通过原子层沉积法(ALD)、等离子增强ALD法(PE-ALD)或化学气相沉 积法(CVD)然后实施快速热退火(RTA)而形成。步骤S2，请参阅图4，在上述栅电极15的表面上依次形成一第一金属层16和一硬掩膜层17。上述第一金属层可以是金属钨层或者金属硅化钨层。上述硬掩膜层17可以为 二氧化硅层或氧化硅层。步骤S3，对上述硬掩膜层17进行光刻，之后对SONOS结构以及第一金属层16和硬掩膜层17进行刻蚀直至上述半导体衬底11暴露出来为止，从而形成图5所示的一第一开 口 112和一第二开口 113。第一开口 112的宽度Ll大于第二开口 113的宽度L2。步骤S4，请参阅图6，在上述掩膜层17及暴露的半导体衬底11表面沉积一第一介质层19，上述第一介质层19为二氧化硅层、氮化硅层或两者的混合层。上述第一介质层19 的厚度大于L2/2，并且小于L1/2。因此，上述第一开口 112未被完全填充，上述第二开口113被完全填充。步骤S5，请参阅图7，利用各向异性干法刻蚀上述第一介质层19，将覆盖在所述硬 掩膜层17及所述第一开口 112所对应的衬底11上的第一介质层19刻蚀掉，保留上述第一 开口 112内侧的第一介质层19和上述第二开口 113内的第一介质层19。步骤S6，请参阅图8，在具有硬掩膜层17及第一介质层19的半导体衬底上11注 入N型杂质离子，并采用退火工艺在第一开口 112对应的漏极区域110形成P-N结。上述 N型杂质可为磷(P)、砷(As)等。步骤S7，请参阅图9，利用各向异性干法刻蚀掉剩余的第一介质层19，同时上述硬 掩膜层17也变薄。步骤S8，请参阅图10，在图9所示的半导体衬底11及硬掩膜层17上沉积一第二 介质层21。上述第二介质层21可为二氧化硅层、氮化硅层或两者的混合层。上述第二介质 层21的厚度小于L2/2。步骤S9，利用各向异性干法刻蚀掉硬掩膜层17表面的第二介质层21及上述半导 体衬底11表面的部分第二介质层21，保留上述第一、第二开口 112、113的内侧壁的第二介 质层21，从而形成图11所示的侧墙。步骤S10，请参阅图12，在图11所示的半导体衬底11上沉积一第二金属层22，并 利用退火工艺，使上述第二金属层22与两个开口 112、113内的半导体衬底11发生反应而 形成金属硅化物。上述第二金属层22可为钛层、钴层、镍层、钼层或者其混合层。金属硅化 物与第二开口 113对应的源极区域111的半导体衬底11接触形成图13所示的金属半导体 结(肖特基结)，而上述漏极区域110的半导体结是一个P-N结。步骤Sl 1，请再次参阅图13，利用湿法刻蚀，除去未反应的第二金属层22，并沉积 一第三介质层(图未示)，在上述第二开口区域形成接触孔(图未示)，在上述接触孔内填 充金属(图未示)，并和后续形成的位线(Bitline)相连接。最后，所述栅电极15和所述第 一金属层16共同形成字线(图未示)，便形成了所述电荷俘获非挥发半导体存储器10。另 外，由于所述第一金属层16电阻率比所述栅电极15低，所以所述字线主要由所述栅电极15 形成。(字线的描述怎么没有了？另外上一个“浮栅”的专利描述了字线，但文字描述和图 画都不是非常恰当包括多晶硅层和金属层的栅电极同时兼为存储器单元阵列的字线！图 14中把字线画在最上面的绝缘层上面不恰当。)本发明制备方法制造的电荷俘获非挥发半导体存储器10的漏极区域110和源极 区域111的半导体结分别为P-N结和肖特基结。所述肖特基结构由金属钛、钴、镍、钼中任 意一种或者其混合物与半导体衬底形成。所述肖特基结需要比较低的电子势垒高度，才能 更有效的完成源极区域热电子注入编程模式。因此，在使用上述电荷俘获非挥发半导体存 储器10时，只需在较低的栅极电压和较低的漏极电压下就可以在源极区域111产生特定热 电子，热电子注入效率高、编程电压低、编程速度快且功耗低。另外，上述电荷俘获非挥发半导体存储器10的不对称源极、漏极结构，能够减少漏极的反向二极管泄漏电流，器件可靠性高。以上仅为本发明的优选实施案例而已，并不用于限制本发明，对于本领域的技术 人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
一种电荷俘获非挥发半导体存储器，其包括一半导体衬底、一源极区域、一漏极区域、依次形成在所述半导体衬底上的一隧道绝缘层、一电荷俘获层、一阻挡绝缘层和一栅电极，所述漏极区域包括P-N结，其特征在于所述源极区域包括金属钛、钴、镍、铂中任意一种或者其混合物与半导体衬底形成的金属半导体结。
2.根据权利要求1所述的电荷俘获非挥发半导体存储器，其特征在于所述电荷俘获 非挥发半导体存储器进一步包括一形成在所述栅电极上的第一金属层。
3.根据权利要求2所述的电荷俘获非挥发半导体存储器，其特征在于所述电荷俘获 非挥发半导体存储器进一步包括一形成在所述第一金属层上的硬掩膜层。
4.根据权利要求3所述的电荷俘获非挥发半导体存储器，其特征在于所述半导体衬 底具有一漏极区域及一源极区域，所述隧道绝缘层、电荷俘获层、阻挡绝缘层、栅电极、第一 金属层及硬掩膜层依次形成在上述半导体衬底上除上述源极区域和上述漏极区域以外的 区域。
5.根据权利要求4所述的电荷俘获非挥发半导体存储器，其特征在于所述电荷俘获 非挥发半导体存储器进一步包括侧墙，所述半导体衬底上对应上述漏极区域和上述源极区 域的空间分别形成第一开口及第二开口，所述侧墙分别形成在上述第一、第二开口内，并且 分别位于上述隧道绝缘层至硬掩膜层的侧边。
6.根据权利要求2所述的电荷俘获非挥发半导体存储器，其特征在于所述第一金属 层是金属钨层或者金属硅化钨层。
7 .一种电荷俘获非挥发半导体存储器的制造方法，其包括如下步骤提供一半导体衬底，在所述半导体衬底上依次形成一隧道绝缘层、一电荷俘获层、一阻 挡绝缘层、一栅电极、一第一金属层及一硬掩膜层；依次刻蚀所述硬掩膜层、所述第一金属层、所述栅电极、所述阻挡绝缘层、所述电荷俘 获层及所述隧道绝缘层，形成一对应于漏极区域的第一开口及一对应于源极区域的第二开 口，所述第一、第二开口都暴露出所述半导体衬底；形成一第一介质层，刻蚀所述第一介质层并保留所述第二开口内的第一介质层；向所述半导体衬底中注入离子，使漏极区域形成P-N结；去除剩余第一介质层，形成侧墙，所述侧墙分别位于上述第一、第二开口内，并且位于 所述隧道绝缘层至硬掩膜层的两侧；形成一第二金属层，所述第二金属层包括金属钛层、钴层、镍层、钼层中任意一种或者 其混合物并与半导体衬底反应，使源极区域形成相应的金属半导体结。
8.根据权利要求7所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所述 第一开口的宽度大于所述第二开口的宽度。
9.根据权利要求8所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所述 第一介质层的厚度大于所述第二开口的宽度的一半，并且小于所述第一开口的宽度的一 半。
10.根据权利要求7所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所述 第一介质层为二氧化硅层、氮化硅层或两者的混合层。
11.根据权利要求7所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所述 半导体衬底是P型衬底，注入的离子是N型离子。
12.根据权利要求7所述电荷俘获非挥发半导体存储器的制造方法，其特征在于形成 上述侧墙的步骤包括沉积一第二介质层，刻蚀掉部分所述第二介质层，保留上述两个开口 的两侧的第二介质层，保留下来的第二介质层即为所述侧墙。
13.根据权利要求7所述电荷俘获非挥发半导体存储器的制造方法，其特征在于利用 退火工艺使所述第二金属层与所述第二开口内的半导体衬底发生反应而形成金属硅化物， 所述金属硅化物与所述第二开口对应的源极区域的半导体衬底接触形成金属半导体结。
14.根据权利要求13所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所 述制造方法进一步包括去除未与所述半导体衬底反应的第二金属层。
全文摘要
本发明提供一种电荷俘获非挥发半导体存储器及其制造方法。所述电荷俘获非挥发半导体存储器包括一半导体衬底、一源极区域、一漏极区域、依次形成在所述半导体衬底上的一隧道绝缘层、一电荷俘获层、一阻挡绝缘层和一栅电极。所述漏极区域包括P-N结，所述源极区域包括金属钛、钴、镍、铂中任意一种或者其混合物与半导体衬底形成的金属半导体结。本发明电荷俘获非挥发半导体存储器的编程电压低、编程速度快、功耗较低、可靠性较高。
文档编号H01L29/792GK101800251SQ20101010343
公开日2010年8月11日 申请日期2010年1月29日 优先权日2010年1月29日
发明者吴东平, 张世理 申请人:复旦大学