专利名称：晶粒总成的制造方法
技术领域：
本发明关于一种晶粒总成及其制造方法，详言之，关于一种利用晶圆对晶圆 (Wafer to Wafer)堆栈所制造出的晶粒总成及其制造方法。
背景技术：
目前三维IC封装方式主要采用两种堆栈技术一为晶圆对晶圆(Wafer to Wafer,fftff)的堆栈；另一则为芯片对芯片(Chip to Chip，CtC)的堆栈或芯片对晶圆(Chip toffafer,Ctff)的堆栈。相对于芯片对芯片(Chip to Chip，CtC)的堆栈或芯片对晶圆(Chip to Wafer,Ctff)的堆栈而言，晶圆对晶圆(Wafer to Wafer,fftff)的堆栈是一种可以达到高产出及工艺步骤较简易的封装方式。然而，晶圆对晶圆(Wafer to Wafer,fftff)堆栈的工艺最大的缺点即是产出会受到上下晶圆的良率所影响，例如二片欲堆栈的晶圆的良率各别为50%与100%，即使其中一片的良率较高，但在二片晶圆直接相互堆栈后，其产出合格产品的良率仅为50%，其良率损失(Yield Loss)高达50%。除非等到上下两种晶圆的工艺皆非常稳定，才能有效的提升最终产品的产出率。因此，有必要提供一种创新且具进步性的晶粒总成及其制造方法，以解决上述问题。
发明内容
本发明提供一种晶粒总成的制造方法，包括以下步骤(a)提供一上晶圆及至少一下晶圆，该上晶圆及该下晶圆为测试过，其中该上晶圆具有数个已知合格上晶粒；(b)切割该至少一下晶圆，以形成数个下晶粒，这些下晶粒包括数个已知合格下晶粒；(c)选取这些已知合格下晶粒，且将这些已知合格下晶粒重新排列于一载体上，使得这些已知合格下晶粒的位置对应这些已知合格上晶粒的位置；(d)接合该上晶圆及该载体，使得这些已知合格下晶粒电性连接这些已知合格上晶粒；(e)移除该载体；及(f)进行切割工艺，以形成数个晶粒总成。在本发明中，由于根据该上晶圆的晶圆地图重新排列这些已知合格下晶粒，因此可确保这些已知合格上晶粒所电性连接的一定是这些已知合格下晶粒，如此则不会有上晶圆及下晶圆因良率不同所造成的良率损失(Yield Loss)。
图1至图15显示本发明晶粒总成的制造方法的各个工艺步骤的示意图。
具体实施例方式参考图1至图15，显示本发明晶粒总成的制造方法的各个工艺步骤的示意图。参考图1，提供一上晶圆10及至少一下晶圆20。该上晶圆10及该下晶圆20为测试过，因此皆具有晶圆地图(Wafer Mapping)，其中该上晶圆10具有数个已知合格上晶粒(Upper Known Good Die) 11及数个已知不合格上晶粒(Upper Known Bad Die)(图中未示)。参考图2，该已知合格上晶粒11具有一正面111、一背面112及数个导电结构113。 这些导电结构113，例如凸块，位于该已知合格上晶粒11的正面111。接着，切割该至少一下晶圆20，以形成数个下晶粒，这些下晶粒包括数个已知合格下晶粒(Lower Known Good Die) 21(图3)及数个已知不合格下晶粒(LowerKnown Bad Die) (图中未示)。参考图3，该已知合格下晶粒21具有一正面211、一背面212、数个连通柱 (Via)213及数个凸块(Bump)214。这些连通柱213位于该已知合格下晶粒21之内，这些凸块214位于该已知合格下晶粒21的正面211，这些连通柱213电性连接这些凸块214。接着，选取这些已知合格下晶粒21，且将这些已知合格下晶粒21该重新排列于一载体30上，使得这些已知合格下晶粒21的位置对应这些已知合格上晶粒11的位置。亦即， 该载体30重新排列后的晶圆地图(Wafer Mapping)与该上晶圆10的晶圆地图相同。在本实施例中，该载体30为一无电性功能的晶圆(Dummy Wafer)，且利用一胶层31将这些已知合格下晶粒21的正面211黏附于该载体30上。在本实施例中，选取这些已知合格下晶粒21排列于该载体30上。然而可以理解的是，也可以更选取这些已知不合格下晶粒重新排列于该载体30上，以填补这些已知合格下晶粒21间的空间，其中这些已知不合格下晶粒的位置对应这些已知不合格上晶粒的位置。参考图4，形成一绝缘层32于这些已知合格下晶粒21，以包覆这些已知合格下晶粒21。较佳地，该绝缘层32为一种封胶材料，且充满这些已知合格下晶粒21间之间隙。参考图5，研磨该绝缘层32的上表面以显露这些已知合格下晶粒21，且再以蚀刻方式部分移除这些已知合格下晶粒21的背面212，以显露出这些连通柱213的一端。参考图6，于这些连通柱213显露出的一端上进行表面处理而形成一表面处理层 33。参考图7及图8，接合该上晶圆10及该载体30，使得这些已知合格下晶粒21电性连接这些已知合格上晶粒11。在本实施例中，先利用点胶方式形成一底胶(Underfill)34 于这些已知合格下晶粒21上(如图7)。之后，再利用一吸头60将该上晶圆10加热接合于该载体30 (如图8)，使得这些已知合格下晶粒21的连通柱213电性连接这些已知合格上晶粒11的导电结构113(如图11)，此时该底胶34形成一中间胶层35。在本实施例中，该中间胶层35利用点胶方式所形成，然而在另一实施例中，该中间胶层35也可以利用下列方式形成。参考图9，贴合一第一胶膜51于这些已知合格下晶粒21上，接着照UV光以固化该第一胶膜(Film) 51，再以蚀刻方式部分移除该第一胶膜51的表面，以显露出这些连通柱 213。此外，贴合一第二胶膜52于该上晶圆10上。该第二胶膜52的材质与该第一胶膜51 相同，而且该第二胶膜52及该第一胶膜51皆为一整片薄膜型式。照UV光以固化该第二胶膜52后，再以蚀刻方式部分移除该第二胶膜52的表面，以显露出这些导电结构113。接着， 利用一吸头60将该上晶圆10加热接合于该载体30(图10)，使得这些已知合格下晶粒21 的连通柱213电性连接这些已知合格上晶粒11的导电结构113(如图11)，此时该第二胶膜 52与该第一胶膜51因热熔融而形成同一层(即该中间胶层35)。
参考图11，移除该吸头60、该载体30及该胶层31。参考图12，进行切割工艺，以切割该上晶圆10及该绝缘层32，而形成数个晶粒总成4。在本发明中，由于根据该上晶圆10的晶圆地图重新排列这些已知合格下晶粒21， 因此可确保这些已知合格上晶粒11所电性连接的一定是这些已知合格下晶粒21，如此则不会有上晶圆10及下晶圆20因良率不同所造成的良率损失(Yield Loss)。在本发明中，这些晶粒总成4可以再进行以下工艺。参考图13，将这些晶粒总成4 电性连接至一基板36上。在本实施例中，该基板36具有一上表面361及一下表面362，该已知合格下晶粒21的凸块214电性连接该基板36的上表面361。之后，参考图14，以点胶方式形成一下胶层37于该已知合格下晶粒21的正面211及该基板36的上表面361，以保护这些凸块214。参考图15，形成一封胶材料38以包覆这些晶粒总成4。在本实施例中，该封胶材料38包覆该基板36上表面361、该已知合格上晶粒11、该绝缘层32、该中间胶层35及该下胶层37。最后，形成数个焊球39位于该基板36的下表面362，再进行切割工艺以切割该基板36及该封胶材料38。参考图15，显示本发明晶粒总成的剖视的示意图。该晶粒总成4包括一已知合格上晶粒11、一已知合格下晶粒21、一绝缘层32及一中间胶层35。较佳地，该晶粒总成4更包括一基板36、一下胶层37、一封胶材料38及数个焊球39。该已知合格上晶粒11具有一正面111、一背面112及数个导电结构113。这些导电结构113，例如凸块，位于该已知合格上晶粒11的正面111。该已知合格下晶粒21具有一正面211、一背面212、数个连通柱213及数个凸块 214。这些连通柱213贯穿该已知合格下晶粒21，这些凸块214位于该已知合格下晶粒21 的正面211，且这些连通柱213电性连接这些凸块214。该已知合格下晶粒21的背面212 面对该已知合格上晶粒11的正面111，这些连通柱213突出于该已知合格下晶粒21的背面 211，使得该已知合格下晶粒21的连通柱213电性连接这些已知合格上晶粒11的导电结构 113。较佳地，这些连通柱213的一端具有一表面处理层33。该绝缘层32包覆该已知合格下晶粒21的外围，在本实施例中，该绝缘层32为一种做为封胶材料的胶体，其包覆该已知合格下晶粒的21四侧面。该绝缘层32的侧边与该已知合格上晶粒11的侧边切齐，该绝缘层32的底面与该已知合格下晶粒21的正面切齐， 且该已知合格下晶粒21的厚度小于该绝缘层32的厚度。该中间胶层35位于该已知合格下晶粒21的背面212及该已知合格上晶粒11的正面111之间，以保护这些连通柱213及这些导电结构113。该中间胶层35包括但不限于以下二种型式，第一、该中间胶层35为一底胶，其利用点胶方式形成；第二、该中间胶层35 由二胶膜(如图9的第一胶膜51及第二胶膜52)合并而成。该基板36具有一上表面361及一下表面362，该已知合格下晶粒21的凸块214电性连接该基板36的上表面361。该下胶层37位于该已知合格下晶粒21的正面211及该基板36的上表面361，以保护这些凸块214。该封胶材料38包覆该基板36上表面361、该已知合格上晶粒11、该绝缘层32、该中间胶层35及该下胶层37。这些焊球39位于该基板36 的下表面362。
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如权利要求书所列。
权利要求
1.一种晶粒总成的制造方法，包括以下步骤(a)提供一上晶圆及至少一下晶圆，该上晶圆及该下晶圆为测试过，其中该上晶圆具有数个已知合格上晶粒；(b)切割该至少一下晶圆，以形成数个下晶粒，这些下晶粒包括数个已知合格下晶粒；(c)选取这些已知合格下晶粒，且将这些已知合格下晶粒重新排列于一载体上，使得这些已知合格下晶粒的位置对应这些已知合格上晶粒的位置；(d)接合该上晶圆及该载体，使得这些已知合格下晶粒电性连接这些已知合格上晶粒；(e)移除该载体；及(f)进行切割工艺，以形成数个晶粒总成。
2.如权利要求1的制造方法，其中该步骤(b)中，每一已知合格下晶粒具有一正面、一背面、数个连通柱及数个凸块，这些连通柱位于该已知合格下晶粒之内，这些凸块位于该已知合格下晶粒的正面，这些连通柱电性连接这些凸块，该步骤(c)利用一胶层将这些已知合格下晶粒的正面黏附于该载体上。
3.如权利要求2的制造方法，其中该步骤(c)之后更包括一部分移除这些已知合格下晶粒的背面，以显露出这些连通柱的一端的步骤。
4.如权利要求1的制造方法，其中该步骤(c)之后更包括一形成一绝缘层于这些已知合格下晶粒，以包覆这些已知合格下晶粒的步骤，且之后更包括一研磨该绝缘层的一表面以显露这些已知合格下晶粒的步骤。
5.如权利要求2的制造方法，其中该步骤(a)中该已知合格上晶粒具有一正面、一背面及数个导电结构，这些导电结构位于该已知合格上晶粒的正面，该步骤(d)先利用点胶方式形成底胶于这些已知合格下晶粒上，再将该上晶圆加热接合于该载体，使得这些已知合格下晶粒的连通柱电性连接这些已知合格上晶粒的导电结构。
6.如权利要求2的制造方法，其中该步骤(a)中该已知合格上晶粒具有一正面、一背面及数个导电结构，这些导电结构位于该已知合格上晶粒的正面，该步骤(d)包括以下步骤(dl)贴合一第一胶膜于这些已知合格下晶粒上； (d2)固化该第一胶膜；(d3)部分移除该第一胶膜的表面，以显露出这些连通柱；(d4)贴合一第二胶膜于该上晶圆上，该第二胶膜的材质与该第一胶膜相同；(d5)固化该第二胶膜；(d6)部分移除该第二胶膜的表面，以显露出这些导电结构；及 (d7)将该上晶圆加热接合于该载体，使得这些已知合格下晶粒的连通柱电性连接这些已知合格上晶粒的导电结构，且该第二胶膜与该第一胶膜形成同一层。
7.如权利要求1的制造方法，其中该步骤(a)中该上晶圆更具有数个已知不合格上晶粒，该步骤(b)中这些下晶粒更包括数个已知不合格下晶粒，且该步骤(c)中更将这些已知不合格下晶粒重新排列于该载体上，使得这些已知不合格下晶粒的位置对应这些已知不合格上晶粒的位置。
8.如权利要求1的制造方法，更包括(g)将这些晶粒总成电性连接至一基板上；(h)形成一封胶材料以包覆这些晶粒总成；及(i)进行切割工艺以切割该基板。
全文摘要
本发明关于一种晶粒总成的制造方法，其包括以下步骤(a)提供一测试过的上晶圆及至少一下晶圆；(b)切割该至少一下晶圆，以形成数个下晶粒，这些下晶粒包括数个已知合格下晶粒；(c)根据该上晶圆的晶圆地图选取且重新排列这些已知合格下晶粒于一载体上；(d)接合该上晶圆及该载体；(e)移除该载体及(f)进行切割工艺。藉此可确保该晶粒总成的晶粒皆为已知合格晶粒，如此则不会有上晶圆及下晶圆因良率不同所造成的良率损失。
文档编号H01L21/78GK102263039SQ201010192749
公开日2011年11月30日 申请日期2010年5月24日 优先权日2010年5月24日
发明者庄英圣, 张惠珊, 沈启智, 洪嘉临, 陈仁川 申请人:日月光半导体制造股份有限公司