专利名称：具有高电压晶体管的集成电路系统及其制造方法
技术领域：
本发明涉及集成系统，尤其涉及用于制造具有漏电流抑制的高电压晶体管的系 统。
背景技术：
个人电子产品的真正爆炸式发展促进了集成电路及技术开发的繁荣。我们的手机 中的数码相机需求现已扩大至包括添加数字视频录像机、全球定位系统、个人视频播放器 和高品质音频。为保证电路的正常运行，这些功能的集成使得电源管理和隔离成为必要。在高度集成的半导体结构中，通常采用沟槽隔离区来电性隔离相邻区块结构。一 种常见的沟槽隔离区形式是所谓的浅槽隔离(shallowtrench isolation ；STI)区。浅槽隔离是深亚微米和纳米CMOS电路设计不可或缺的技术。不过，众所周 知，被浅槽隔离的晶体管本身具有两个寄生浅槽隔离边缘晶体管(parasitic STI edge transistors)，这些寄生浅槽隔离边缘晶体管可形成于该目标晶体管任一侧的沟槽隔离区 的边缘的上方的栅极氧化层延伸处。当邻近一个晶体管结构使用该沟槽隔离区时，可能发生的困难在于在该沟槽隔 离区边缘的任一尖锐的主动角都可导致高边缘电场(high fringing electric field)，从 而沿平行于该目标晶体管的沟槽边缘形成具有较低阈值电压(Vth)的寄生晶体管。甚至在该目标晶体管导通之前，具有较低阈值电压的边缘寄生晶体管即提供了一 条漏电路径，从而在该目标晶体管运行期间引发诸多问题，并在该目标晶体管的亚阈值特 性中显示为“双峰”(doublehump)。该不受控制的寄生晶体管可向不正确的目标发送不受 控制的电流量。这些非计划中的电流路径可能由于该寄生晶体管的过量电流而对该非计划 中的目标元件造成破坏。该双峰问题是寄生晶体管正在传导电流的征兆(sign)。在某些情况下，由于当目 标晶体管启动时，该寄生晶体管可加强或阻挡目标电流流，因此，该寄生晶体管会造成间歇 性错误。该双峰的低谷可导致生成或侦测错误的电源重置。对于高电压元件，由于较低的 阱浓度和较高的工作电压，该双峰问题会变得更糟。原设备厂商需要花费几百万美元来修 复由于该寄生晶体管运行而导致的早期场故障(early fieldfailures)。场氧化层的另一个问题是位于晶体管栅极下方的角落处的场氧化层的薄化。薄化 发生的原因是热氧化物在该场氧化层的角落处生长的厚度不如在中心区域中生长的厚度 厚。角落处的场氧化层的薄化加剧了上述的边缘电场问题，并降低了氧化层的可靠性。这样的问题例如为高电压NMOS晶体管，其亚阈值曲线在零体偏置处不具有明显 波峰。随着体偏置的增加，可能出现双峰并逐渐恶化。对于改进型低电压晶体管，双峰甚至 可能出现于零体偏置处，并且需要投入大量的精力用于优化沟槽隔离区的圆角化制程。目前已开发出多种方法，以试图缓解与沟槽隔离区边缘处尖锐的主动角相关的问 题，但是还没有证明这些方法完全令人满意，因此，需要开发出新的方法来缓解与沟槽隔离 区边缘处尖锐的主动角相关的问题。
因此，需要具有高电压晶体管的集成电路系统，以缓解与浅槽隔离相关的漏电流 问题。鉴于对多功能集成日益增长的需求，解决上述问题变得日益重要。鉴于日益加剧的 商业竞争压力以及不断增长的消费者预期和市场上产品差异化的日渐缩小，解决上述问题 变得极为迫切。此外，降低成本、提高效率和性能以及应付竞争压力的需要更增加了解决上 述问题的紧迫性。长期以来人们一直在试图解决上述问题，但现有发展未给出任何教导或启示，因 此，上述问题一直未能得到解决。
发明内容
本发明提供一种集成电路系统的制造方法，包括提供具有主动区的半导体基板， 该主动区注入了第一浓度的第一类型杂质；围绕该主动区形成隔离区；在该主动区和隔离 区的上方施加栅极电极，从而形成寄生晶体管，其中，该栅极电极注入了第二浓度的第二类 型杂质；以及施加隔离边缘注入，以抑制该寄生晶体管，其中，该隔离边缘注入采用第三浓 度的第一类型杂质，该第三浓度大于或等于该第二浓度。本发明提供一种集成电路系统，包括具有主动区的半导体基板，该主动区注入了 第一浓度的第一类型杂质；围绕该主动区的隔离区；寄生晶体管，由位于该主动区和隔离 区上方的栅极电极形成，其中，该栅极电极注入了第二浓度的第二类型杂质；以及隔离边缘 注入，用以抑制该寄生晶体管，其中该隔离边缘注入采用第三浓度的第一类型杂质，该第三 浓度大于或等于该第二浓度。在本发明的某些实施例中，在上述步骤或元件之外还可具有其他步骤或元件，或 者采用其他步骤或元件替代上述步骤或元件。本领域的技术人员在参照附图阅读下列详细 说明之后将明白所述步骤或元件。
图1显示本发明一实施例中具有高电压晶体管的集成电路系统的顶部平面视图。图2显示图1的集成电路系统沿图1中的线2-2的剖视图。图3显示本发明第一替代实施例中具有高电压晶体管的集成电路系统的顶部平 面视图。图4显示图3的集成电路系统沿图3中的线4-4的剖视图。图5显示本发明第二替代实施例中具有高电压晶体管的集成电路系统的顶部平 面视图。图6显示图5的集成电路系统沿图5中的线6-6的剖视图。图7显示具有第一注入形状的高电压晶体管的集成电路系统的顶部平面视图。图8显示具有第二注入形状的高电压晶体管的集成电路系统的顶部平面视图。图9显示具有第三注入形状的高电压晶体管的集成电路系统的顶部平面视图。图10显示具有第四注入形状的高电压晶体管的集成电路系统的顶部平面视图。图11显示具有第五注入形状的高电压晶体管的集成电路系统的顶部平面视图。图12显示具有第一注入位置的高电压晶体管的集成电路系统的顶部平面视图。图13显示具有第二注入位置的高电压晶体管的集成电路系统的顶部平面视图。
图14显示具有第三注入位置的高电压晶体管的集成电路系统的顶部平面视图。图15显示本发明实施例中多晶开口的正交视图。图16显示依据本发明实施例的集成电路系统的制造方法流程图。
具体实施例方式下面详细描述实施例以使本领域的技术人员能够制造和使用本发明。基于本揭露 可使其他实施例显而易见，并且可作系统、流程或机械的变化而不背离本发明的范围。下面的描述中给出诸多特定细节以利于充分理解本发明。不过，显而易见，可在不 具有这些特定细节的情况下实施本发明。为避免模糊本发明，对一些已知的电路、系统架构 和流程步骤地均不作详细揭露。显示系统实施例的附图是半示意图，并非按比例绘制。更详细地说，为清楚起见， 图中对一些尺寸作了放大显示。同样，尽管为描述方便，附图部分的视图通常都显示类似的 方位，但图中的此类描述大多是随意的。一般而言，可在任意方位下执行本发明。出于清楚、简化和便于理解的目的，对于所揭露的具有一些共同特征的多个实施 例，彼此类似的特征通常采用类似的参考标记。本揭露将实施例编号为第一实施例、第二实 施例等等，仅出于描述方便的目的，并非具有其他意义或意图限制本发明。需要说明的是，这里将术语“水平面”定义为在不考虑方位的情况下，与半导体基 板的平面或表面平行的平面。术语“垂直”指垂直于所定义的水平面的方向。“上方”、“下 方”、“底部”、“顶部”、“侧面”、“高于”、“低于”等术语都相对所述水平面定义，如附图所示。 术语“上面”意味着元件之间直接接触。这里所用的术语“制程”包括形成所描述结构所需的材料或光阻材料的沉积、图案 化、曝光、显影、蚀刻、清洗和/或所述材料或光阻材料的去除等步骤。对于高电压元件，由于较低的阱浓度和较高的工作电压，双峰问题尤为显著。由于 与PMOS元件相比，NMOS元件的双峰问题更为显著，因此这里仅以高电压(high voltage ； HV)NMOS元件为例作主要描述。应当理解，本发明并不限于高电压元件或特定的阱注入，而 是可针对邻接浅槽隔离区的任意元件。图1显示本发明一实施例中具有高电压晶体管的集成电路系统100的顶部平面视 图。集成电路系统100的顶部平面视图描述具有主动区102的半导体基板101，该主动区例 如为第一浓度的第一类型杂质的轻掺杂区。此例中，在该主动区中注入ρ型杂质。不过应当理解，在本发明其他实施中，还可 采用η型杂质。还应当理解，该注入杂质的第一浓度可为极低浓度。隔离区104例如为浅槽隔离区，其邻接主动区102以使该主动区102与半导体基 板101的其余部分隔离。栅极电极106，例如多晶硅层，可图案化于隔离区104的上方并横 穿主动区102。寄生晶体管107可由位于主动区102和隔离区104的边界上方的栅极电极 106形成。源极108可由延伸于隔离区104和栅极电极106以外的主动区102形成。源极108 可进一步通过注入第二浓度的第二类型杂质形成，其中，该第二类型与该第一类型相反，并 且该第二浓度大于该第一浓度。可在源极108中形成源极接触110，以与半导体基板101上 面的其他元件连接。
漏极112可由延伸于隔离区104和栅极电极106以外的主动区102形成。漏极 112可进一步通过注入第二浓度的第二类型杂质形成。可在漏极112中形成漏极接触114， 以与半导体基板101上面的其他元件连接。可在位于主动区102外面的栅极电极106上形成栅极接触116。栅极电极106可 注入第一浓度或更大浓度的第二类型杂质。在CMOS兼容高电压(high voltage ；HV)制程中，不同工作电压的元件集成于半 导体基板101中。在某些应用中，可使用双栅或三栅制程。一般而言，这些制程包括低电压 (low votage ；LV)核心元件、中电压(medium voltage ；MV)输入输出元件以及高电压元件。 各元件类型使用不同的阱和源极/漏极注入，例如轻掺杂漏极(lightly dopeddrain ；LDD) 注入。为获得更好的元件性能并提升可靠性，在栅极电极106形成之前执行高电压和中电 压漂移注入。可形成与主动区102和隔离区104边界重叠的隔离边缘注入118，例如第三浓度的 第一类型杂质注入，其中，该第三浓度等于或大于所述第二浓度。隔离边缘注入118的形成 早于栅极电极106的形成。本发明人发现，通过施加浓度大于该主动区的浓度且与该主动区的最小重叠为 0. 1微米的隔离边缘注入118，可消除由寄生晶体管107启动而引发的双峰问题。本发明人 还发现，可使用浓度在5. 0 X IO11至1. 0 X IO16原子/平方厘米范围内的高电压兼容CMOS制 程中可用的几个现有制程注入，这几个制程能够达成同样的效果，从而在无需额外掩膜或 制程步骤的情况下解决双峰问题。此发现解决了多年来一直困扰集成电路设计人员并且是 材料和生产耗费高达几百万美元的场可靠性问题根源的问题。本发明人发现，隔离边缘注入118可包括自下述部分注入低电压ρ型阱 (LVPWELL)，包括远高于第一浓度的第一类型杂质；高电压P型双扩散漏极(high voltage p-type double diffused drain ；HVPDDD)，包括远高于第一浓度的第一类型杂质；中电压ρ 型轻掺杂漏极(medium voltage p-type lightly doped drain ;MVPLDD)，包括高于或等于
第二浓度的第一类型杂质。应当理解，选择上述注入清单用以解决本例的高电压NMOS元件的双峰问题，并且 高电压PMOS元件可使用不同的掩膜组。还应当理解，隔离边缘注入118还可用于邻接隔离 区104的任意中电压元件或低电压元件。本发明人发现，采用隔离边缘注入118可大大增加寄生晶体管107的阈值电压 (Vth)，从而有效阻止该寄生晶体管启动。本发明人还发现，隔离边缘注入118可破坏沿该 浅槽隔离边缘形成的电场，因此使得用于执行沟槽边缘圆角化(rounding)的额外制程步 骤变得没有必要。图2显示图1的集成电路系统100沿图1中的线2-2的剖视图。该集成电路系统 100的剖视图描述形成于栅极氧化层202上方的栅极电极106。栅极氧化层202可延伸于栅极电极106以外并延伸于隔离区104的上方。隔离区 104可延伸至沟槽204的外侧边缘。隔离边缘注入118可与沟槽204的内侧边缘重叠。阱 区206可注入第一浓度的第一掺杂，以在该元件启动时形成沟道208。尽管图中所示的隔离边缘注入118延伸于隔离区104以外，但是这里仅为示例性 质。为使隔离边缘注入118有效，隔离边缘注入118只需经过沟槽204的内侧边缘即可。
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图3显示本发明第一替代实施例中具有高电压晶体管的集成电路系统300的顶部 平面视图。集成电路系统300的顶部平面视图描述具有主动区102的半导体基板101，该主 动区例如为第一浓度的第一类型杂质轻掺杂区。此例中，在该主动区中注入ρ型杂质。不过应当理解，在本发明其他实施中，还可 采用η型杂质。还应当理解，该注入杂质的第一浓度可为极低浓度。隔离区104，例如为浅槽隔离区，邻接主动区102以使该主动区102与半导体基板 101的其余部分隔离。栅极电极106，例如为多晶硅层，可图案化于隔离区104的上方并横 穿主动区102。寄生晶体管107可由位于主动区102和隔离区104边界上方的栅极电极106 形成。源极108可由延伸于隔离区104和栅极电极106以外的主动区102形成。源极108 可进一步通过注入第二浓度的第二类型杂质形成，其中，该第二类型与该第一类型相反，并 且该第二浓度大于该第一浓度。可在源极108中形成源极接触110，以与半导体基板101上 面的其他元件连接。漏极112可由延伸于隔离区104和栅极电极106以外的主动区102形成。漏极 112可进一步通过注入第二浓度的第二类型杂质形成。可在漏极112中形成漏极接触114， 以与半导体基板101上面的其他元件连接。可在位于主动区102外面的栅极电极106上形成栅极接触116。栅极接触116可 注入第一浓度或更大浓度的第二类型杂质。在栅极电极106的蚀刻制程中，可在栅极电极106中形成开口 302。开口 302可与 图2中的沟槽204的内侧边缘对齐并延伸至主动区102内。虽然图中的开口 302以大比例显示，但其仅为示例性质，实际的开口尺寸仅受技 术的最小特征尺寸限制。典型的开口尺寸可小至0.3微米Χ0. 3微米。隔离边缘注入304可通过开口 302形成。可在栅极电极106蚀刻制程后，利用高 电压P型轻掺杂漏极施加窗口注入，或者在侧壁(spacer)形成制程步骤后，进行P+注入， 或者二者的组合。在栅极电极106的N+注入制程期间可掩盖开口 302，以防止注入物进入 该开口 302。应当理解，选择上述注入用以解决本例的高电压NMOS元件的双峰问题，并且高压 PMOS元件可使用不同的掩膜组。还应当理解，隔离边缘注入304还可应用于邻接隔离区104 的任意中电压元件或低电压元件。图4显示图3的集成电路系统300沿图3中的线4_4的剖视图。该集成电路系统 300的剖视图描述形成于栅极氧化层202上方的栅极电极106。栅极氧化层202可延伸于栅极电极106以外并延伸于隔离区104的上方。栅极氧 化层202可具有开口 302，该开口 302位于该栅极氧化层202的边缘附近并位于沟槽204内 侧边缘的上方。隔离区104可延伸至沟槽204的外侧边缘。隔离边缘注入304可与沟槽204的内 侧边缘重叠。阱区206可注入第一浓度的第一掺杂，以在该元件启动时形成沟道208。本发明人发现，采用隔离边缘注入304可大大增加寄生晶体管107的阈值电压 (Vth)，从而有效阻止该寄生晶体管启动。本发明人还发现，隔离边缘注入304可破坏沿浅 槽隔离边缘形成的电场，因此使得用于执行沟槽边缘圆角化的额外制程步骤变得没有必要。图5显示本发明第二替代实施例中具有高电压晶体管的集成电路系统500的顶部 平面视图。集成电路系统500的顶部平面视图描述具有主动区102的半导体基板101，该主 动区例如为第一浓度的第一类型杂质轻掺杂区。此例中，在该主动区中注入ρ型杂质。不过应当理解，在本发明其他实施中，还可 采用η型杂质。还应当理解，该注入杂质的第一浓度可为极低浓度。隔离区104，例如为浅槽隔离区，邻接主动区102以使该主动区102与半导体基板 101的其余部分隔离。栅极电极106，例如为多晶硅层，可图案化于隔离区104的上方并横 穿主动区102。寄生晶体管107可由位于主动区102和隔离区104边界上方的栅极电极106 形成。源极108可由延伸于隔离区104和栅极电极106以外的主动区102形成。源极108 可进一步通过注入第二浓度的第二类型杂质形成，其中，该第二类型与该第一类型相反，并 且该第二浓度大于该第一浓度。可在源极108中形成源极接触110，以与半导体基板101上 面的其他元件连接。漏极112可由延伸于隔离区104和栅极电极106以外的主动区102形成。漏极 112可进一步通过注入第二浓度的第二类型杂质形成。可在漏极112中形成漏极接触114， 以与半导体基板101上面的其他元件连接。可在位于主动区102外面的栅极电极106上形成栅极接触116。栅极接触116可 注入第一浓度或更大浓度的第二类型杂质。可将栅极电极106的N+注入与隔离边缘注入502阻断。在随后的制程步骤中，隔 离边缘注入502可通过P+注入完成。该P+注入是注入浓度远大于第一浓度的第一类型杂 质。本发明人发现，在隔离边缘注入502中采用P+注入可显著地增加寄生晶体管107 的阈值电压(Vth)，从而有效阻止该寄生晶体管启动。本发明人还发现，隔离边缘注入502 可破坏沿浅槽隔离边缘形成的电场，因此使得用于执行沟槽边缘圆角化的额外制程步骤变 得没有必要。图6显示图5的集成电路系统500沿图5中的线6_6的剖视图。该集成电路系统 500的剖视图描述形成于栅极氧化层202上方的栅极电极106。栅极氧化层202可延伸于栅极电极106以外并延伸于隔离区104的上方。栅极氧 化层202可具有隔离边缘注入502，其位于该栅极氧化层202的边缘附近并位于沟槽204内 侧边缘的上方，并且可对该区域内的栅极电极106进行P+注入。隔离区104可延伸至沟槽204的外侧边缘。隔离边缘注入502可与沟槽204的内 侧边缘重叠。阱区206可注入第一浓度的第一掺杂，以在该元件启动时形成沟道208。本发明人发现，采用具有P+注入的隔离边缘注入502可显著地增加寄生晶体管 107的阈值电压(Vth)，从而有效阻止该寄生晶体管启动。本发明人还发现，隔离边缘注入 502可破坏沿浅槽隔离边缘形成的电场，因此使得用于执行沟槽边缘圆角化的额外制程步 骤变得没有必要。图7显示具有第一注入形状的高电压晶体管的集成电路系统700的顶部平面视 图。集成电路系统700的顶部平面视图描述邻接隔离区(未图示)的主动区702。栅极电
8极704，例如多晶硅层，横穿主动区702。第一注入形状708，例如正方形，可位于主动区702和隔离区(未图示)之间的边 界处。第一注入形状708可位于沿主动区702边缘的任意位置，只要该位置落在栅极电极 704内即可。接触706可用于互连集成电路系统700与其他元件。应当理解，所描述的几何形 状驻留于图1的半导体基板101的上面。图8显示具有第二注入形状802的高电压晶体管的集成电路系统700的顶部平面 视图。集成电路系统700的顶部平面视图描述邻接隔离区(未图示)的主动区702。栅极 电极704，例如多晶硅层，横穿主动区702。第二注入形状802，例如较长边沿主动区702的长方形，可位于主动区702和隔离 区(未图示)之间的边界处。第二注入形状802可位于沿主动区702边缘的任意位置，只 要该位置落在栅极电极704内即可。接触706可用于互连集成电路系统700与其他元件。应当理解，所描述的几何形 状驻留于图1的半导体基板101的上面。图9显示具有第三注入形状902的高电压晶体管的集成电路系统700的顶部平面 视图。集成电路系统700的顶部平面视图描述邻接隔离区(未图示)的主动区702。栅极 电极704，例如多晶硅层，横穿主动区702。第三注入形状902，例如较短边沿主动区702的长方形，可位于主动区702和隔离 区(未图示)之间的边界处。第三注入形状902可位于沿主动区702边缘的任意位置，只 要该位置落在栅极电极704内即可。接触706可用于互连集成电路系统700与其他元件。应当理解，所描述的几何形 状驻留于图1的半导体基板101的上面。图10显示具有第四注入形状1002的高电压晶体管的集成电路系统700的顶部平 面视图。集成电路系统700的顶部平面视图描述邻接隔离区(未图示)的主动区702。栅 极电极704，例如多晶硅层，横穿主动区702。第四注入形状1002，例如圆形，可位于主动区702和隔离区(未图示)之间的边 界处。第四注入形状1002可位于沿主动区702边缘的任意位置，只要该位置落在栅极电极 704内即可。接触706可用于互连集成电路系统700与其他元件。应当理解，所描述的几何形 状驻留于图1的半导体基板101的上面。图11显示具有第五注入形状1102的高电压晶体管的集成电路系统700的顶部平 面视图。集成电路系统700的顶部平面视图描述邻接隔离区(未图示)的主动区702。栅 极电极704，例如多晶硅层，横穿主动区702。第五注入形状1102，例如底边位于主动区702上的三角形，可位于主动区702和隔 离区(未图示)之间的边界处。第五注入形状1102可位于沿主动区702边缘的任意位置， 只要该位置落在栅极电极704内即可。接触706可用于互连集成电路系统700与其他元件。应当理解，所描述的几何形 状驻留于图1的半导体基板101的上面。图12显示具有第一注入形状708的高电压晶体管的集成电路系统1200的顶部平面视图。集成电路系统1200的顶部平面视图描述邻接隔离区(未图示)的主动区702。栅 极电极704，例如多晶硅层，横穿主动区702。第一注入形状708，例如正方形，可位于主动区702和隔离区(未图示)之间的边 界处。第一注入形状708可沿主动区702边缘并在该栅极电极704内。第一注入形状708 可位于相对栅极电极704的中央位置处。接触706可用于互连集成电路系统1200与其他元件。应当理解，所描述的几何形 状驻留于图1的半导体基板101的上面。图13显示具有第一注入形状708的高电压晶体管的集成电路系统1200的顶部平 面视图。集成电路系统1200的顶部平面视图描述邻接隔离区(未图示)的主动区702。栅 极电极704，例如多晶硅层，横穿主动区702。第一注入形状708，例如正方形，可位于主动区702和隔离区(未图示)之间的边 界处。第一注入形状708可沿主动区702的边缘并在该栅极电极704内。第一注入形状 708可位于相对栅极电极704偏左的位置处。接触706可用于互连集成电路系统1200与其他元件。应当理解，所描述的几何形 状驻留于图1的半导体基板101的上面。图14显示具有第一注入形状708的高电压晶体管的集成电路系统1200的顶部平 面视图。集成电路系统1200的顶部平面视图描述邻接隔离区(未图示)的主动区702。栅 极电极704，例如多晶硅层，横穿主动区702。第一注入形状708，例如正方形，可位于主动区702和隔离区(未图示)之间的边 界处。第一注入形状708可沿主动区702的边缘并在该栅极电极704内。第一注入形状 708位于相对栅极电极704偏右的位置处。接触706可用于互连集成电路系统1200与其他元件。应当理解，所描述的几何形 状驻留于图1的半导体基板101的上面。本发明人发现，图1的集成电路系统100通过施加注入解决了所述双峰问题，其中 该注入为浓度远大于第一浓度的第一类型注入，注入形状可为正方形、长方形、圆形、三角 形或其它几何形状，并且该形状可位于沿图1的主动区102和隔离区104边界的任意位置 处，只要该位置落在图1的栅极电极106内即可。本发明人还发现，上述任意解决方案在解 决该双峰问题上都有相同的功效。图15显示本发明实施例中开口 302的正交视图。该开口 302的正交视图描述具 有开口 302的栅极电极106的片断1500。可通过多晶蚀刻制程和侧壁蚀刻制程保持开口 302的尺寸和形状，而无任何可侦测到的瑕疵。能够将开口保持在0. 3微米X0. 3微米级将 提供良好的制程控制并提供改善制程的可能。本发明人发现，通过实施图5所示的第二替代实施例的集成电路系统500，产 量提高了 20%。这是在无需额外掩膜或制程步骤的情况下实现的极大改进。本发明 的方法和装置可应用于双扩散漏金属氧化物半导体(double-diffused drain metal oxide semiconductor ；DDD MOS)、f氏 ffefl^MfHL.^5. (low voltage metal oxide semiconductor ；LVM0S)、横向扩散金属氧化物半导体(laterally diffused metal oxidesemiconductor ；LDM0S)、垂直双扩散金属氧化物半导体(verticaldouble-diffused metal oxide semiconductor ；VDM0S)或使用浅槽隔离的其他MOS技术。
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图16显示本发明实施例中集成电路系统100的制造方法1600的流程图。方法 1600包括在方块1602中，提供具有主动区的半导体基板，该主动区注入了第一浓度的第 一类型杂质；在方块1604中，形成围绕该主动区的隔离区；在方块1606中，形成围绕该主 动区的隔离区；在方块1608中，在该主动区和隔离区的上方施加栅极电极，从而形成寄生 晶体管，其中，该栅极电极注入了第二浓度的第二类型杂质；以及在方块1610中，施加隔离 边缘注入，以抑制该寄生晶体管，其中，该隔离边缘注入采用第三浓度的第一类型杂质，该 第三浓度大于或等于该第二浓度。所述方法、流程、装置、设备、产品和/或系统简单明了、经济有效、灵活多变而有 效，可适应现有技术实施，因此非常适合经济有效地制造使用浅槽隔离的集成电路系统，并 与现有的制造方法或制程和技术完全兼容。本发明的另一个重要优点是其符合降低成本、简化系统、提高性能的历史性发展 趋势。因此，本发明的上述以及其他优点提升了技术水平。尽管本文结合特定实施例描述了本发明，应当理解，本领域技术人员可根据上述 说明进行替换、修改和变更。因此，所有此类替换、修改和变更均落入权利要求范围内。上 述内容或附图所示内容均为描述性质，而非限制本发明。
权利要求
一种集成电路系统的制造方法，包括提供具有主动区的半导体衬底，该主动区注入了第一浓度的第一类型杂质；围绕该主动区形成隔离区；在该主动区和隔离区的上方施加栅极电极，从而形成寄生晶体管，其中，该栅极电极注入了第二浓度的第二类型杂质；以及施加隔离边缘注入，以抑制该寄生晶体管，其中，该隔离边缘注入采用第三浓度的第一类型杂质，该第三浓度大于或等于该第二浓度。
2.如权利要求1所述的集成电路系统的制造方法，还包括在该栅极电极中形成开口， 以施加该隔离边缘注入。
3.如权利要求1所述的集成电路系统的制造方法，还包括在该栅极电极的相对侧形成 源极和漏极。
4.如权利要求1所述的集成电路系统的制造方法，还包括在该栅极电极下方形成沟道。
5.如权利要求1所述的集成电路系统的制造方法，其中，施加该隔离边缘注入包括注 入正方形、长方形、圆形或三角形。
6.一种集成电路系统，包括具有主动区的半导体衬底，该主动区注入了第一浓度的第一类型杂质； 围绕该主动区的隔离区；寄生晶体管，由位于该主动区和隔离区上方的栅极电极形成，其中，该栅极电极注入了 第二浓度的第二类型杂质；以及隔离边缘注入，用以抑制该寄生晶体管，其中该隔离边缘注入采用第三浓度的第一类 型杂质，该第三浓度大于或等于该第二浓度。
7.如权利要求6所述的集成电路系统，其中，该栅极电极中具有开口，以通过该开口施 加该隔离边缘注入。
8.如权利要求6所述的集成电路系统，还包括在该栅极电极的相对侧的源极和漏极。
9.如权利要求6所述的集成电路系统，还包括在该栅极电极下方的沟道。
10.如权利要求6所述的集成电路系统，其中，该隔离边缘注入包括正方形、长方形、圆 形或三角形注入。
全文摘要
本发明公开了一种具有高电压晶体管的集成电路系统及其制造方法。其中一种集成电路系统的制造方法，包括提供具有主动区的半导体基板，该主动区注入了第一浓度的第一类型杂质；围绕该主动区形成隔离区；在该主动区和隔离区的上方施加栅极电极，从而形成寄生晶体管，其中，该栅极电极注入了第二浓度的第二类型杂质；以及施加隔离边缘注入，以抑制该寄生晶体管，其中，该隔离边缘注入采用第三浓度的第一类型杂质，该第三浓度大于或等于该第二浓度。
文档编号H01L21/8234GK101930946SQ201010200589
公开日2010年12月29日 申请日期2010年6月8日 优先权日2009年6月19日
发明者P·R·韦尔马, 程超, 董业民, 邹欣, 鞠韶復 申请人:新加坡格罗方德半导体制造私人有限公司