专利名称：高压半导体器件及其制造方法
技术领域：
本发明涉及半导体器件技术领域，特别涉及一种高压半导体器件及其制造方法。
背景技术：
高压半导体器件特别是高压金属氧化物半导体(HVMOS，high voltagemetal oxide semiconductor)晶体管具有优良的开关特性，故已被广泛应用在中央处理器供电电 源、电源管理系统、直流/交流转换器、平板电视驱动器、以及消费类电子产品等领域。图1为现有技术中一种常见的高压NMOS晶体管的结构示意图，如图所示，采用N 型阱区10作为该晶体管的扩展漏端，用于承受高的电压，同时在漏端上方覆盖有场氧化层 11，用于承受漏区12和栅极13之间的高电压。在制造过程中，上述高压NMOS晶体管可以 和电路中的低压晶体管通过一套工艺流程同时形成。此外，为了调整高压晶体管和低压晶体管的阈值电压，还需要在栅氧化层14下的 有源区内形成调节注入区16，通常，形成场氧化层11和栅氧化层14后，利用离子注入工艺 将P型杂质注入到整个有源区中，剂量在lE12cm_3 3E12cm_3。这样一来，在该高压晶体管 中，P型阱区15和N型阱区10的表面都具有调节注入的杂质，可以将器件的阈值电压调节 到所需要的大小。当半导体制造技术发展到亚微米水平时，根据同一工艺流程中低压晶体管的要 求，N型阱区的注入剂量较高，接近lE13cnT3，导致N型阱区和P型阱区之间的击穿电压较低 (比如低于40V)，达不到高压晶体管的耐压要求，为解决上述问题，需要采用浓度相对更低 的N型阱区做该高压晶体管的扩展漏端，其注入剂量一般在1E12 4E12cm_3。此时，N型阱 区的注入剂量与阈值调节注入的剂量量级相当。然而问题在于，当N阱浓度降低时，图1所示的高压晶体管中，漂移区电阻相对较 大，增大了器件的导通电阻，此外，衬底电流也比较大。图2、图3示出了图1中的高压晶体 管的电学特性的实验结果。
发明内容
本发明解决的问题是如何降低高压半导体器件的导通电阻和衬底电流，改善高压 晶体管的性能。为解决上述问题，本发明提供一种高压半导体器件，包括基底；形成于所述基底中的第一阱区和第二阱区；形成于所述第一阱区中的源区；形成于所述第二阱区中的漏区；覆盖于所述基底表面的场氧化层和栅氧化层；设置于所述源区和漏区之间、形成于所述场氧化层和栅氧化层上的栅极；形成于所述栅极下面的基底表面内的调节注入区，所述调节注入区距离漏端鸟嘴为第一长度。可选的，所述调节注入区仅位于所述第一阱区内。所述第一长度为第一阱区边缘到鸟嘴的距离。可选的，所述调节注入区由所述第一阱区延伸至第二阱区内。所述第一长度大于0.5微米。所述基底包括掩埋层以及所述掩埋层之上的外延层，所述第一阱区和第二阱区形 成于所述外延层中。所述第一阱区的导电类型为P型，所述第二阱区的导电类型为N型，所述源区和漏 区的导电类型为N型。所述第一阱区的导电类型为N型，所述第二阱区的导电类型为P型，所述源区和漏 区的导电类型为P型。所述第二阱区在靠近漏端鸟嘴附近保持浓度较高的杂质，以避免被调节注入区的 反型杂质补偿。相应的，本发明还提供一种高压半导体器件的制造方法，包括基底；在所述基底中形成第一阱区和第二阱区；在所述基底表面上形成的场氧化层和栅氧化层；在所述栅极氧化层下面的基底表面内形成调节注入区，所述调节注入区距离鸟嘴 为第一长度；在所述场氧化层和栅氧化层上形成栅极；在所述第一阱区中形成源区，在所述第二阱区中形成漏区，所述源区和漏区分别 位于所述栅极的两侧。与现有技术相比，上述技术方案具有以下优点本发明提供的高压半导体器件及其制造方法，在阈值调节注入的步骤中，采用掩 膜版选择注入区域，使得杂质距离漏端鸟嘴保留一定的长度。这样，使得第二阱区在靠近鸟 嘴附近能保持浓度较高的N型杂质(或P型)，避免其被P型杂质(或N型)补偿，据此，改 善了鸟嘴附近的电场分布，降低了此处的碰撞电离率，防止产生较大的衬底电流，同时也降 低了器件的导通电阻，从而改善了器件的电学性能。
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中 相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示 出本发明的主旨。图1为现有技术的一种高压NMOS晶体管的结构示意图；图2为图1中高压NMOS晶体管的衬底电流曲线图；图3为图1中高压NMOS晶体管的输出特性曲线图；图4为实施例一中高压NMOS晶体管的结构示意图；图5为图4中高压NMOS晶体管的衬底电流曲线图；图6为图4中高压NMOS晶体管的输出特性曲线图7至图11为图4中高压NMOS晶体管制造方法的示意图；图12为另一实施例中高压NMOS晶体管的结构示意图；图13为实施例二中高压NMOS晶体管的结构示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以 采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的 情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应 限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如背景技术部分所述，图1所示的高压晶体管中，导通电阻和衬底电流较大，降 低了高压晶体管的电性优势，发明人研究发现，产生上述问题的本质原因在于，阈值调节注 入的过程中，在靠近漏端鸟嘴的N型阱区表面内进行了掺杂，由于注入了 P型杂质，此处的 N型杂质被P型杂质补偿，导致两个后果，一是漂移区电阻增大，于是增大了器件的导通电 阻，二是漏端场板附近产生强电场，引发高碰撞电离率，产生大衬底电流。如图2和图3所 示，输出曲线在Vgs较高时，准饱和特性明显，表明其导通电阻较大；当Vd增加到40V附近， 输出曲线明显上翘，这是由衬底电流引发的。而从衬底电流和漏端电流比较看，衬底电流只 比漏端电流小一量级，表明其衬底电流较大。基于此，本发明提出一种高压半导体器件，包括基底；形成于所述基底中的第一阱区和第二阱区；形成于所述第一阱区中的源区；形成于所述第二阱区中的漏区；覆盖于所述基底表面的场氧化层和栅氧化层；设置于所述源区和漏区之间、形成于所述场氧化层和栅氧化层上的栅极；形成于所述栅极下面的基底表面内的调节注入区，所述调节注入区距离漏端鸟嘴 为第一长度。实施例一以下结合附图详细说明本发明提供的高压半导体器件的实施例，本实施例中以高 压NMOS晶体管为示例。图4为本实施例中高压NMOS晶体管的结构示意图。如图所示，高压半导体器件包括基底100 ；形成于所述基底100中的第一阱区 101和第二阱区102 ；形成于所述第一阱区101中的源区103 ；形成于所述第二阱区102中的 漏区104 ；覆盖于所述基底100表面的场氧化层105和栅氧化层106 ；设置于所述源区103 和漏区104之间、形成于所述场氧化层105和栅氧化层106上的栅极107 ；栅极107两侧的 侧墙109 ；形成于所述栅极107下面的基底表面内的调节注入区108，所述调节注入区108 距离漏端鸟嘴A为第一长度Dl。
具体的，所述基底100例如为P型硅衬底，基底100可以为元素半导体材料，例如 单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以为化合物半导体材料，例如碳化硅、锑化 铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以为绝缘体上硅 (SOI)。此外，基底100还可以包括外延层或掩埋层的多层结构。虽然在此描述了可以形 成基底100的材料的几个示例，但是可以作为基底的任何材料均落入本发明的精神和范围。本实施例中，第一阱区101和第二阱区102采用自对准工艺形成，它们在基底100 表面内紧密相邻排布。所述第一阱区101的导电类型为P型，所述第二阱区102的导电类 型为N型。其中，第一阱区101的注入剂量的范围约为5E12-1. 5E13cnT3，第二阱区102的 注入剂量范围约为lE12-4E12cnT3。N型杂质离子例如为磷、砷或锑，P型杂质离子例如硼、 铝或镓。所述源区103完全设置于第一阱区101的表层，所述漏区104完全设置于第二阱 区102的表层。其中，源区103和漏区104的导电类型均为N型，采用离子注入工艺形成。 对应于所述源区103和漏区104位置的栅氧化层106中具有开口，用于形成金属硅化物接 触层，以便与上层的金属导线(图中未示出)连接。所述场氧化层105和栅氧化层106采用LOCOS (local oxidation of silicon)工 艺形成，场氧化层105靠近漏区104，位于第二阱区102的上方，用于承受漏区104和栅极 107之间的高电压。其中，场氧化层105的厚度范围约为6000-10000A，栅氧化层106的厚 度范围约为100-400A。所述栅极107的材料可以为多晶硅、多晶硅锗、金属硅化物(例如钛硅化物、钴硅 化物、镍硅物、钽硅化物等)、导电金属氧化物、导电金属氮化物(例如钛化氮、钽化氮)、金 属(例如钽、钛、钼、钨、钼、铝、铪、钌等)或它们的叠层。本实施例中，栅极107下面靠近源 区为栅氧化层106，而靠近漏区为场氧化层105 ；栅极107长度约大于2微米。所述栅极氧化层106的材料优选为氧化硅(Si02)或氮氧化硅(SiON)。栅极氧化 层106的材料也可以为高介电常数(high-K)材料，例如氧化铪、氧化铪硅、氮氧化铪硅、氧 化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。侧墙109的材料可为氮化硅(Si3N4)、氮化硅(Si3N4)之外的含氮材料(SixNy)、氮 氧化硅或其组合。本实施例中，调节注入区108仅位于所述第一阱区101表面内，其横向长度由源区 103边缘延伸至第一阱区101的边缘，该调节注入区距离鸟嘴A的距离(第一长度Dl)即为 第一阱区101边缘到鸟嘴A的距离。其中，所述鸟嘴A指栅极107下面的场氧化层105和 栅氧化层106的交界处，而所述第一阱区101的边缘指第一阱区101与第二阱区102的交 界处。换言之，在阈值调节注入的步骤中，采用掩膜版选择注入区域，使得杂质只注入到 第一阱区101表面内，而不注入进第二阱区102表面内。这样，使得第二阱区102在靠近鸟 嘴A附近能保持浓度较高的N型杂质，避免其被P型杂质补偿，改善漂移区(场氧化层下面 的第二阱区)的电场分布，防止产生较大的衬底电流，同时也降低了器件的导通电阻。图5、 图6示出了本实施例中的高压NMOS晶体管电学特性的实验结果，如图所示，如图5和图6所示，衬底电流比漏电电流小约两个量级，输出曲线的在Vd增加到40V时也非常平坦，说明 此时的衬底电流对器件特性几乎没什么影响。另外，比较图3和图6可见，本实施例图6中 的导通电阻相对小的多。下面结合附图详细说明本实施例提供的高压NMOS晶体管的制造过程。图7至图11为本实施例中高压NMOS晶体管制造方法的示意图。如图所示，高压半导体器件的制造方法包括以下步骤如图7所示，步骤Sl 提供基底100 ；步骤S2 在所述基底100中形成第一阱区101和第二阱区102 ；具体的，在所述基底100中进行离子注入并退火分别形成第一阱区101和第二阱 区 102。如图8所示，步骤S3 在所述基底100表面上形成场氧化层105和栅氧化层106， 所述场氧化层105的位置对应于所述第二阱区102 ；具体的，所述场氧化层105和栅氧化层106采用LOCOS工艺制作。如图9所示，步骤S4 在所述栅极氧化层106下面的基底表面内形成调节注入区 108，所述调节注入区108距离鸟嘴A为第一长度Dl ；具体的，在光刻工艺中，将调节注入区108的图案定义在第一阱区101内、并与漏 端鸟嘴A相距第一长度的位置，而不是像现有技术中那样不进行选择性的注入。例如，在基 底表面形成图案化的光刻胶层114，从开口 115处向第一阱区101表面内注入杂质。如图10所示，步骤S5 在所述场氧化层105和栅氧化层106上形成栅极107 ；具体的，先在场氧化层105和栅氧化层106上沉积多晶硅层(图中未示出)，对多 晶硅层进行刻蚀形成栅极107，栅极107跨过场氧化层105和栅氧化层106的交界处。如图11所示，步骤S6 在所述第一阱区101中形成源区103，在所述第二阱区102 中形成漏区104，所述源区103和漏区104分别位于所述栅极107的两侧；然后还包括在所 述栅极107两侧形成侧墙109。具体的，分别在所述栅极107两侧的第一阱区101和第二阱区102内定义源区和 漏区的图案，然后进行离子注入工艺，从而形成源区103和漏区104。上述离子注入工艺可 以包括两步，先进行N型LDD注入，而后形成栅极侧墙109，再以栅极侧墙为阻挡物进行N型 PLUS注入·此外，还包括在源区和漏区表面形成金属硅化物接触和介质层等后续工艺，与传 统技术类似，在此不再赘述。在本发明的另一优选实施例中，如图12所示，基底100还包括N型掩埋层110以 及所述N型掩埋层110之上的外延层111。其中，N型掩埋层110的作用是隔离阱区或外延层111与P型硅衬底的作用。N型 掩埋层Iio采用离子注入法形成，其注入剂量一般在1E15量级。所述外延层111可以为硅或硅锗(SiGe)，也可以为其他半导体材料。所述第一阱 区101和第二阱区102均形成于所述外延层111中。其他结构均与图4所示的高压NMOS 晶体管的结构相同。在本发明的另一实施例中，所述第一阱区和第二阱区可以相隔排布(没有采用自 对准工艺制作)，此时，所述第一长度Dl为第一阱区的靠近漏端的边缘距离鸟嘴的横向距罔。除此以外，所述调节注入区还可以不限于第一阱区内，参见以下实施例。实施例二图13为本实施例中高压NMOS晶体管的结构示意图。如图所示，与实施例一的区别 在于，该高压NMOS晶体管中，调节注入区108，由第一阱区101，延伸至第二阱区102，内， 而且，所述调节注入区108’的边缘(靠近漏端的边缘)距离鸟嘴A为第一长度D1。所述第 一长度例如大于0.5微米。换言之，为调节阈值电压而进行的离子注入工艺过程中，杂质被注入到整个第一 阱区101’和部分第二阱区102’表面内，在靠近鸟嘴A的第二阱区102’内没有注入杂质。这种高压半导体器件其实和实施例一中的原理是一样的，由于Dl保留有至少 0. 5um的距离，使得鸟嘴附近的杂质没有被补偿，保持了较高的浓度，使得鸟嘴处电场分布 得到优化，降低了碰撞电离率，同时也减小了电流通路中的电阻。这样使得器件的衬底电流 降低，导通电阻变小，改善了半导体器件的电学性能。本实施例中高压NMOS晶体管制造方法与实施例一类似，只是在定义调节注入区 的过程中采用对应于相应调节注入区108’的掩膜版图案即可。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。例 如，所述的高压半导体器件还可以为高压PMOS晶体管，与上述实施例的区别在于，所述第 一阱区的导电类型为N型，所述第二阱区的导电类型为P型，所述源区和漏区的导电类型为 P型。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领 域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内 容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此， 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单 修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
一种高压半导体器件，其特征在于，包括基底；形成于所述基底中的第一阱区和第二阱区；形成于所述第一阱区中的源区；形成于所述第二阱区中的漏区；覆盖于所述基底表面的场氧化层和栅氧化层；设置于所述源区和漏区之间、形成于所述场氧化层和栅氧化层上的栅极；形成于所述栅极下面的基底表面内的调节注入区，所述调节注入区距离漏端鸟嘴为第一长度。
2.根据权利要求1所述的高压半导体器件，其特征在于，所述调节注入区仅位于所述 第一阱区内。
3.根据权利要求1或2所述的高压半导体器件，其特征在于，所述第一长度为第一阱区 边缘到鸟嘴的距离。
4.根据权利要求1所述的高压半导体器件，其特征在于，所述调节注入区由所述第一 阱区延伸至第二阱区内。
5.根据权利要求3所述的高压半导体器件，其特征在于，所述第一长度大于0.5微米。
6.根据权利要求1所述的高压半导体器件，其特征在于，所述第一阱区的导电类型为P 型，所述第二阱区的导电类型为N型，所述源区和漏区的导电类型为N型。
7.根据权利要求1所述的高压半导体器件，其特征在于，所述第一阱区的导电类型为N 型，所述第二阱区的导电类型为P型，所述源区和漏区的导电类型为P型。
8.根据权利要求1所述的高压半导体器件，其特征在于，第二阱区在靠近漏端鸟嘴附 近保持浓度高于调节注入区的杂质，以避免被调节注入区的反型杂质补偿。
9.一种高压半导体器件的制造方法，其特征在于，包括 提供基底；在所述基底中形成第一阱区和第二阱区； 在所述基底表面上形成的场氧化层和栅氧化层；在所述栅极氧化层下面的基底表面内形成调节注入区，所述调节注入区距离鸟嘴为第 一长度；在所述场氧化层和栅氧化层上形成栅极；在所述第一阱区中形成源区，在所述第二阱区中形成漏区，所述源区和漏区分别位于 所述栅极的两侧。
10.根据权利要求9所述的高压半导体器件的制造方法，其特征在于，在所述栅极氧化 层下面的基底表面内形成调节注入区具体包括以下步骤在基底表面形成图案化的光刻胶层，以将所述调节注入区的图案定义在第一阱区内、 并与漏端鸟嘴相距第一长度的位置；从所述光刻胶层的开口处向第一阱区表面内注入杂质。
全文摘要
本发明提供一种高压半导体器件及其制造方法，所述器件，包括基底；形成于所述基底中的第一阱区和第二阱区；形成于所述第一阱区中的源区；形成于所述第二阱区中的漏区；覆盖于所述基底表面的场氧化层和栅氧化层；设置于所述源区和漏区之间、形成于所述场氧化层和栅氧化层上的栅极；形成于所述栅极下面的基底表面内的调节注入区，所述调节注入区距离漏端鸟嘴为第一长度。上述高压半导体器件及其制造方法能够降低高压半导体器件的导通电阻和衬底电流，改善高压晶体管的性能。
文档编号H01L21/266GK101916775SQ201010222959
公开日2010年12月15日 申请日期2010年7月9日 优先权日2010年7月9日
发明者刘先锋, 吴健, 胡林辉 申请人:上海新进半导体制造有限公司