半导体集成电路装置的制作方法

专利名称：半导体集成电路装置的制作方法
技术领域：
本发明涉及用于减小在移动通信设备等中使用的天线开关中的谐波失真的技术， 并且特别涉及能有效地应用于减小在使用S0IM0SFET(绝缘体上硅的金属氧化物半导体场 效应晶体管)配置的天线开关中的二次谐波失真和三次谐波失真的技术。
背景技术：
在蜂窝式电话等中使用的用于在发送和接收之间切换的天线开关中，通常使用诸 如HEMT (高电子迁移率晶体管)的化合物半导体FET作为用于切换的晶体管。众所周知使 用SOI MOSFET作为这种用于切换的晶体管能满足对制造成本减少等的要求。在SPDT(单刀双掷)类型的天线开关的情况下，例如，设置有发送支路的通过 (through)MOSFET组、发送支路的分流(shunting)MOSFET组、接收支路的通过MOSFET组和 接收支路的分流MOSFET组。发送支路的通过MOSFET组包括串联耦接在发送端子与天线端子之间的多个 M0SFET，并且每个MOSFET的栅极分别与电阻器的一个耦接部分耦接。发送支路的分流MOSFET组包括串联耦接在发送端子与参考电位VSS之间的多个 M0SFET，并且每个MOSFET的栅极分别与电阻器的一个耦接部分耦接。接收支路的通过MOSFET组包括串联耦接在接收端子与天线端子之间的多个 M0SFET，并且每个MOSFET的栅极分别与电阻器的一个耦接部分耦接。接收支路的分流MOSFET组包括串联耦接在接收端子与参考电位VSS之间的多个 M0SFET，并且每个MOSFET的栅极分别与电阻器的一个耦接部分耦接。发送支路的通过MOSFET组、发送支路的分流MOSFET组、接收支路的通过MOSFET 组和接收支路的分流MOSFET组中的每一组包括例如五个SOI的η沟道M0SFET。分别耦接到发送支路的通过MOSFET组以及接收支路的分流MOSFET组的电阻器的 其它耦接部分分别供应有直流电压VTX。分别耦接到接收支路的通过MOSFET组以及发送支 路的分流MOSFET组的电阻器的其它耦接部分分别供应有直流电压VRX。在发送模式中，直流电压VTX是正的而直流电压VRX是负的。结果，使发送支路的 通过MOSFET组和接收支路的分流MOSFET组导通，而使接收支路的通过MOSFET组和发送支 路的分流MOSFET组截止。在接收模式中，直流电压VTX是负的而直流电压VRX是正的。结果，使发送支路的 通过MOSFET组和接收支路的分流MOSFET组截止，而使接收支路的通过MOSFET组和发送支 路的分流MOSFET组导通。已知以下天线开关作为使用此类SOI MOSFET配置的天线开关在其中使用例如蓝宝石衬底代替硅(Si)衬底作为SOI层的支撑衬底以便减小与源极-漏极扩散层相关联 的衬底电容以减小二次谐波失真的天线开关。(参看专利文献1。)在专利文献1所公开的技术中，此外，通过提供具有用于控制其电位且将负电位 施加到体区(body)的电极的体区来实现以下减小在源极扩散层和漏极扩散层与体区之 间的结电容且由此减小三次谐波失真。[专利文献1]日本的未经审查的专利申请公开(PCT申请的翻译)No.2009-500868

发明内容
然而，本发明发现基于上述使用SOI MOSFET的天线开关的切换技术存在以下问 题当将SOI MOSFET用作在天线开关电路中的用于切换的晶体管时，谐波失真变得比 在出于此目的使用化合物半导体FET的情况下的谐波失真更大。图28是示出在使用本发明研究的SOI MOSFET的情况中和使用化合物半导体FET 的情况中输入功率与产生的二次谐波失真功率之间的关系的说明图。图29是示出在使用 本发明研究的S0IM0SFET的情况中和使用化合物半导体FET的情况中输入功率与产生的三 次谐波失真功率之间的关系的说明图。如在附图中所示出的，在使用SOI MOSFET时比在使用化合物半导体FET时产生的 二次谐波失真大近似10dB，而三次谐波失真大近似15dB。在使用SOI MOSFET时观察到的二次谐波失真的产生的主要原因在于在SOI MOSFET的源极-漏极扩散层与BOX氧化物膜下方的Si衬底之间的寄生电容(衬底电容) 具有电压依赖性。产生三次谐波失真的主要原因在于在SOI MOSFET的源极扩散层和漏极扩散层 与位于它们之间的体区(栅极正下方的半导体层)之间的结电容具有电压依赖性。化合物半导体FET形成在半绝缘衬底之上。因此，在上述衬底电容和结电容方面 它们显著地小于SOI M0SFET，并且结果，谐波失真也较小。此外，根据专利文献1所公开的技术，如上所述，将SOI MOSFET用作用于切换的晶 体管，但是将谐波失真减小到与使用化合物半导体FET的情况中相同的水平。然而，通过在蓝宝石之上形成SOI层而获得的衬底(SOS (蓝宝石上硅)衬底)比 SOI衬底更昂贵，并且不可能满足减少制造成本的要求。为体区提供负电位的方法可以减小三次谐波但是不能减小二次谐波。本发明的目的是提供一种其中可以使用SOI MOSFET作为用于切换天线开关的晶 体管但显著减小谐波失真的技术。从本说明书和附图中的描述将明白本发明的上述和其它目的以及新颖的特征。以下是对在本申请中公开的本发明的代表性要素的要点的概述本发明的一个方面是半导体集成电路装置，包括至少一个天线端子、至少一个发 送端子以及至少一个接收端子，并且设置有用于切换信号路径的天线开关。该天线开关包 括耦接在天线端子与发送端子之间的第一晶体管组；耦接在天线端子与接收端子之间的 第二晶体管组；耦接在发送端子与参考电位之间的第三晶体管组；耦接在接收端子与参考 电位之间的第四晶体管组；以及第一电容元件。第一到第四晶体管组中的每个晶体管组包括串联耦接的一个或更多个晶体管。第一电容元件耦接在构成第一到第四晶体管组的至少 一个晶体管的栅极与源极之间或者栅极与漏极之间。在本发明的一个方面中，第一电容元件耦接到设置在第二晶体管组中的晶体管。本发明的一个方面是半导体集成电路装置，包括至少一个天线端子、至少一个发 送端子以及至少一个接收端子，并且设置有用于切换信号路径的天线开关。该天线开关包 括耦接在天线端子与发送端子之间的第一晶体管组；耦接在天线端子与接收端子之间的 第二晶体管组；耦接在发送端子与参考电位之间的第三晶体管组；耦接在接收端子与参考 电位之间的第四晶体管组；第二电容元件；以及第三电容元件。第一到第四晶体管组中的 每个晶体管组包括串联耦接的一个或更多个晶体管。第二电容元件耦接在构成第一到第四 晶体管组的至少一个晶体管的栅极与源极之间，而第三电容元件耦接在晶体管的栅极与漏 极之间。第二电容元件和第三电容元件的电容值彼此不同。在本发明的一个方面中，第二电容元件和第三电容元件耦接到设置在第二晶体管 组中的晶体管。本发明的一个方面是半导体集成电路装置，包括至少一个天线端子、至少一个发 送端子以及至少一个接收端子，并且设置有用于切换信号路径的天线开关。该天线开关包 括耦接在天线端子与发送端子之间的第一晶体管组；耦接在天线端子与接收端子之间的 第二晶体管组；耦接在发送端子与参考电位之间的第三晶体管组；耦接在接收端子与参考 电位之间的第四晶体管组；以及第四电容元件。第一到第四晶体管组中的每个晶体管组包 括串联耦接的一个或更多个晶体管。第四电容元件在电容值方面具有电压依赖性，并且耦 接在构成第一到第四晶体管组的至少一个晶体管的源极与漏极之间。在本发明的一个方面中，通过耦接两个MOS电容器来形成第四电容元件，并且这 两个MOS电容器的耦接部分通过电阻器耦接到参考电位或电源电压。在本发明的一个方面中，天线开关包括第五电容元件。第五电容元件的一个耦接 部分耦接到构成第一到第四晶体管组的至少一个晶体管的栅极；并且其它耦接部分耦接到 第四电容元件的这两个MOS电容器的耦接部分的节点。在本发明的一个方面中，第四电容元件耦接到设置在第二晶体管组中的晶体管。本发明的一个方面是半导体集成电路装置，包括至少一个天线端子、至少一个发 送端子以及至少一个接收端子，并且设置有用于切换信号路径的天线开关。该天线开关包 括耦接在天线端子与发送端子之间的第一晶体管组；耦接在天线端子与接收端子之间的 第二晶体管组；耦接在发送端子与参考电位之间的第三晶体管组；耦接在接收端子与参考 电位之间的第四晶体管组；以及第六电容元件。第一到第四晶体管组中的每个晶体管组包 括串联耦接的一个或更多个晶体管。第六电容元件的一个耦接部分耦接到构成第一到第 四晶体管组的至少一个晶体管的源极或漏极；并且其它耦接部分通过电阻器耦接到参考电 位。在本发明的一个方面中，天线开关包括第七电容元件。第七电容元件的一个耦接 部分耦接到构成第一到第四晶体管组的至少一个晶体管的栅极；并且其它耦接部分耦接到 第六电容元件与电阻器之间的耦接节点。在本发明的一个方面中，第六电容元件耦接到设置在第二晶体管组中的晶体管。在本发明的一个方面中，第五电容元件和第七电容元件中的每一个包括MOS电容器。在本发明的一个方面中，第一到第七电容元件被形成在SOI衬底之上。以下是对在本申请中公开的本发明的其它方面的要点的概述在本发明的一个方面中，第四电容元件由MOS电容器形成并且包括栅极电极、位 于该栅极电极正下方的栅极氧化物膜和硅衬底。使栅极电极附近的硅衬底区域的杂质浓度 比位于栅极电极正下方的硅衬底区域的杂质浓度高。在本发明的一个方面中，通过将栅极电极电耦接在一起以形成一个栅极端子并且 在每个栅极电极附近的高杂质浓度硅衬底区域中提供一个端子来获得第四电容元件。在本发明的一个方面中，构成第一到第四晶体管组的晶体管被形成在SOI衬底之 上。以下是对由在本申请中公开的本发明的代表性要素获得的效果的要点的概述(1)可以显著减小在使用SOI MOSFET配置的天线开关中的二次谐波失真和三次 谐波失真。(2)由于上述第(1)条，因此可以显著减小天线开关的制造成本而且还可以增强 天线开关的性能。


图1是示出在本发明的第一实施例中的设置在蜂窝式电话中的发送/接收单元的 配置的实例的框图；图2是示出设置在图1中的发送/接收单元中的天线开关的实例的电路图；图3是示出构成图2中的天线开关的接收支路的通过MOSFET组的实例的电路图；图4是示出图3中的接收支路的通过MOSFET组中的布局的实例的示意图；图5是示出SOI MOSFET的衬底电容的电压依赖性的说明图；图6是示出SOI MOSFET的源极-漏极寄生电容的电压依赖性的说明图；图7是示出在本发明的第二实施例中的接收支路的通过MOSFET组的实例的电路 图；图8是示出在图7中的接收支路的通过MOSFET组中设置的用于减小二次谐波失 真的电容元件中的布局的实例的说明图；图9是示出图8中的电容元件的电容值的电压依赖性的说明图；图10是示出沿着图8的线a-b截取的截面的实例的说明图；图11是代表图8中的电容元件的符号图；图12是示出图7中的接收支路的通过MOSFET组的平面布局的实例的说明图；图13是示出在本发明的第三实施例中的接收支路的通过MOSFET组的实例的电路 图；图14是示出在图13中的接收支路的通过MOSFET组中设置的用于减小二次谐波 失真的电容元件中的布局的实例的说明图；图15是示出没有添加电容性元件的SOI MOSFET的源极-漏极寄生电容的电压依 赖性的说明图；图16是示出在本发明的第四实施例中的接收支路的通过MOSFET组的实例的电路
8图；图17是示出在图16中的接收支路的通过MOSFET组中设置的用于减小三次谐波 失真的电容元件的电容值的电压依赖性的说明图；图18是示出设置在图16中的接收支路的通过MOSFET组中的电容元件中的布局 的实例的说明图；图19是示出沿着图18的线a-b截取的截面的说明图；图20是代表图18中的电容元件的符号图；图21是示出图16中的接收支路的通过MOSFET组的平面布局的实例的说明图；图22是示出在本发明的第五实施例中的接收支路的通过MOSFET组的电路图；图23是示出图22中的接收支路的通过MOSFET组的平面布局的实例的说明图；图24是示出在本发明的第六实施例中的接收支路的通过MOSFET组的实例的电路 图；图25是示出图24中的接收支路的通过MOSFET组的平面布局的实例的说明图；图26是示出在本发明的第七实施例中的接收支路的通过MOSFET组的实例的电路 图；图27是示出图26中的接收支路的通过MOSFET组的平面布局的实例的说明图；图28是使用本发明研究的SOI MOSFET配置的天线开关的二次谐波失真特性以及 使用化合物半导体FET配置的天线开关的二次谐波失真特性的说明图；以及图29是使用本发明研究的SOI MOSFET配置的天线开关的三次谐波失真特性以及 使用化合物半导体FET配置的天线开关的三次谐波失真特性的说明图。
具体实施例方式在下文中，将参考附图来给出对本发明实施例的详细描述。在用于说明实施例的 所有附图中，具有相同功能的部件通常将用相同的附图标记来标注，并且将省略其重复的 描述。(第一实施例)图1是示出在本发明的第一实施例中的设置在蜂窝式电话中的发送/接收单元 的配置实例的框图；图2是示出设置在图1中的发送/接收单元中的天线开关的实例的电 路图；图3是示出构成图2中的天线开关的接收支路的通过MOSFET组的实例的电路图；图 4是示出图3中的接收支路的通过MOSFET组中的布局的实例的示意图；图5是示出SOI MOSFET的衬底电容的电压依赖性的说明图；以及图6是示出SOI MOSFET的源极-漏极寄 生电容的电压依赖性的说明图。在第一实施例中，在例如蜂窝式电话中使用的发送/接收单元1被设置有如图1 中所示出的以下部件接口单元2、基带单元3、RF集成电路部分4、功率放大器5、低噪声放 大器6、控制单元7、天线开关8、天线9等等。接口单元2与设置在发送/接收单元1之后的级中的电路通过接口连接 (interface)。基带单元3将发送数据转换成I信号或Q信号并且输出控制信号以便执行 对RF集成电路部分的控制或其它类似的处理。RF集成电路部分4解调制所接收的信号并 且调制发送的信号。
功率放大器5将从RF集成电路部分4输出的发送的信号放大并且低噪声放大器6 将由天线9接收的所接收的信号放大。控制单元7控制基带单元3、RF集成电路部分4以 及天线开关8。天线开关8根据来自控制单元7的控制信号来切换信号要被发送或接收。该天线 开关8是设置有天线端子ANT、发送端子TX和接收端子RX的SPDT开关。天线9发送或接 收信号波。如图2中所示出的，天线开关8包括发送支路的分流MOSFET组10、发送支路的 通过MOSFET组11、接收支路的分流MOSFET组12、和接收支路的通过MOSFET组13。发送支路的分流MOSFET组10包括每一个都由SOI的η沟道MOSFET形成的晶体管 14-18以及电阻器19-23 ；并且发送支路的通过MOSFET组11包括每一个都由η沟道MOSFET 形成的晶体管24-28以及电阻器29-33。接收支路的分流MOSFET组12包括每一个都由SOI 的η沟道MOSFET形成的晶体管34-38以及电阻器39-43。在发送支路的分流MOSFET组10中，晶体管14_18串联耦接在发送端子TX与参考 电位VSS之间。晶体管14-18各自的栅极分别与电阻器19-23的相应的一个耦接部分耦接。 电阻器19-23的各自的其它耦接部分与施加有从控制单元7输出的用于接收的控制信号的 控制端子VRX耦接。在发送支路的通过MOSFET组11中，晶体管24_28串联耦接在发送端子TX与天线 端子ANT之间。晶体管24-28各自的栅极分别与电阻器29-33的相应的一个耦接部分耦接。 电阻器29-33的各自的其它耦接部分与施加有从控制单元7输出的用于发送的控制信号的 控制端子VTX耦接。在接收支路的分流MOSFET组12中，晶体管34_38串联耦接在接收端子RX与参考 电位VSS之间。晶体管34-38各自的栅极分别与电阻器39-43的相应的一个耦接部分耦接。 电阻器39-43的各自的其它耦接部分与施加有从控制单元7输出的用于发送的控制信号的 控制端子VTX耦接。晶体管14-18构成第三晶体管组；晶体管24-28构成第一晶体管组；并且晶体管 34-38构成第四晶体管组。图3是示出接收支路的通过MOSFET组13的实例的电路图。接收支路的通过MOSFET组13包括每一个都由SOl的η沟道MOSFET形成的晶体 管44-48、电阻器49-53以及电容元件54-58。晶体管44-48构成第二晶体管组并且电容元件54_58形成第一电容元件。晶体管44-48串联耦接在接收端子RX与天线端子ANT之间，并且晶体管44_48各 自的栅极分别与电阻器49-53的相应的一个耦接部分耦接。电阻器49-53的各自的其它耦接部分与施加有从控制单元7输出的用于接收的控 制信号的控制端子VRX耦接。电容元件54-58各自的一个耦接部分分别与晶体管44-48的 相应的栅极耦接。电容元件54-58各自的其它耦接部分分别与晶体管44-48的相应的一个 耦接部分耦接。在天线开关8中，在天线端子ANT与发送端子TX之间的部分是发送支路并且在天 线端子ANT与接收端子RX之间的部分是接收支路。在发送模式中，到控制端子VTX的控制信号具有正电压。结果，使发送支路的通过MOSFET组11中的晶体管24-28和接收支路的分流MOSFET组12中的晶体管34-38导通。到控制端子VRX的控制信号具有负电压。结果，使接收支路的通过MOSFET组13 中的晶体管44-48和发送支路的分流MOSFET组10中的晶体管14-18截止。在接收模式中，控制端子VTX处于负电压。结果，使发送支路的通过MOSFET组11 中的晶体管24-28和接收支路的分流MOSFET组12中的晶体管34-38截止。控制端子VRX处于正电压。结果，使接收支路的通过MOSFET组13中的晶体管 44-48和发送支路的分流MOSFET组10中的晶体管14-18导通。添加电容元件54-58来补偿二次谐波，并且电容元件54-58中的每一个包括电容 性元件(MIM(金属-绝缘体-金属)电容器)，该电容性元件由两个布线层和置于中间的夹 层膜形成。图4是示出图2中的接收支路的通过MOSFET组13的布局的实例的说明图。在图4的上部从左至右布置电阻器49-53，并且在电阻器49_53下方分别布置电容 元件54-58。在电容元件54-58下方分别布置晶体管44-48(在附图中用虚线包围的区域 中)。在用虚线包围的晶体管44的布局区域中，在左边形成漏极布线59并且在其右边 形成栅极布线60。在用虚线包围的晶体管44的布局区域的右边，形成有晶体管44的源极 布线61。该源极布线61是共用的布线并且还用作相邻晶体管45的漏极布线。晶体管44包括并联布置的多个分支的MOSFET晶体管。各个分支的漏极由梳状的 漏极布线59耦接在一起，并且各个分支的源极由梳状的源极布线61耦接在一起。如上所述，源极布线61还与相邻晶体管45的每一个分支的漏极耦接。各个分支 的栅极由梯子结构的栅极布线60耦接在一起并且通过电阻器49-53与其它晶体管45-48 的栅极布线聚在一起(bundle)以形成单个端子。电容元件54与漏极布线59和栅极布线 60耦接。电容元件54-58中的每一个的电容值被设置为使得实现以下由电容值引起的源 极-漏极寄生电容的正负不对称的电压依赖性所引起的信号失真补偿二次谐波失真。不同 于后面描述的其它实施例，电容元件54-58中没有一个必须要求电容值上的电压依赖性。在该情况下，与不提供电容元件54-58的情形相比可以实现以下二次谐波失真 可以减小大约10dB，而基本上对除了天线开关8的二次谐波之外的诸如三次谐波、损失和 隔离的特性没有影响。将描述为什么电容元件54-58可以补偿晶体管44-48中的寄生电容的电压依赖性 的影响。二次谐波失真的主要原因在于在由SOI MOSFET形成的晶体管的源极/漏极扩散 层与位于BOX氧化物膜下方的硅衬底之间的寄生电容(衬底电容)的电压依赖性。通常，硅衬底耦接到参考电位VSS并且天线开关8的高频信号具有以与参考电位 VSS相同的OV为中心的振幅。在该情况下，将以OV为中心的电压振幅施加到衬底电容。由于在位于BOX氧化物膜下方的硅衬底中耗尽层的扩展根据外加电压的极性而 不同，因此衬底电容关于外加电压的极性不对称地变化。当将衬底设置为OV并且将电压施 加到源极或漏极时，衬底电容具有图5中示出的电压依赖性。也就是说，当硅衬底为η型时 它随电压的增大而增大，并且当硅衬底为P型时它随电压的增大而减小。
类似地，器件的寄生电容的电压波动产生不对称的信号失真。因此，由于衬底电容 的电压依赖性，谐波失真关于电压振幅的极性不对称，也就是说，在天线开关8的高频信号 中产生偶次谐波失真。二次谐波失真是其最大的失真要素。天线开关8被设置有用于产生相位与该二次谐波失真相反而振幅基本上与之相 同的二次谐波的机构(mechanism)。因此，由于抵消了原始的二次谐波失真，可以减小二次 谐波的绝对值。为此，通过提供如图3中所示出的电容元件54-58，源极-漏极寄生电容的 电压依赖性变得关于电压的极性不对称。关于此的理由将描述如下。图6是示出根据存在或缺少电容元件而在源极-漏极寄生电容的电压依赖性上的 差别的说明图。通过将源极_栅极寄生电容和源极_体区寄生电容的并联耦接与漏极_栅 极寄生电容和漏极_体区寄生电容的并联耦接串联耦接而获得源极_漏极寄生电容。这四种不同的寄生电容具有电压依赖性，并且当源极-栅极电压振幅和漏极-栅 极电压振幅彼此相等时源极_漏极寄生电容的电压依赖性变成关于电压的极性是对称的。将电容性元件添加到源极与栅极之间或者漏极与栅极之间使得源极-栅极电压 振幅与漏极_栅极电压振幅彼此不同。结果，源极_漏极寄生电容的电压依赖性变成关于 电压的极性是不对称的。该不对称特性产生具有相同的不对称特性的信号失真。因此，可以通过设置它使 得它具有与由衬底电容的电压依赖性引起的二次谐波相同的振幅和与之相反的相位来抵 消二次谐波失真。通过调整添加的电容值来优化振幅，并且根据电容性元件耦接在源极与栅极之间 还是耦接在漏极与栅极之间来优化相位。出于如上所述同样的理由，还可以通过在源极与 栅极之间以及在漏极与栅极之间添加具有不同值的电容性元件来减小二次谐波失真。根据第一实施例，如上所述，通过添加电容元件54-58可以显著地减小在使用SOI MOSFET配置的天线开关8中的二次谐波。由于仅仅添加了电容元件54-58，因此制造成本、芯片尺寸等几乎不增大并且可以 获得便宜且高性能的天线开关8。为了由电容元件产生信号失真，要求在漏极和栅极之间的电压应该在发送状态中 波动。因此，在第一实施例中，将用于补偿二次谐波的电容元件54-58添加到在出现谐波失 真问题的发送模式中进入截止状态的晶体管44-48。此外在将这些电容元件54-58添加到 在发送支路的分流MOSFET组10中的晶体管14-18时，可以获得有利的效果。然而，如果电容元件54-58中的每一个的电容值没有充分地小于晶体管14_18的 寄生电容，则存在降低除开关电路的二次谐波失真特性外的其它特性的可能性。因此，通常 期望将它们添加到栅极宽度较大的接收支路的通过MOSFET组13。用于选择添加电容性元 件的MOSFET组的该方法不仅适用于第一实施例而且适用于所有以下实施例。在第一实施例中，电容元件54-58分别设置在晶体管44_48的相应的栅极和漏极 之间。然而，还可以通过例如以下措施来显著地减小二次谐波电容不同的电容元件(第二 电容元件、第三电容元件)分别被设置在晶体管44-48的相应的栅极和漏极之间以及相应 的栅极和源极之间。(第二实施例)
图7是示出在本发明的第二实施例中的接收支路的通过MOSFET组的实例的电路 图；图8是示出设置在图7中的接收支路的通过MOSFET组中的用于减小二次谐波失真的电 容元件中的布局实例的说明图；图9是示出图8中的电容元件的电容值的电压依赖性的说 明图；图10是示出沿着图8的线a-b截取的截面的实例的说明图；图11是代表图8中的电 容元件的符号图；以及图12是示出图7中的接收支路的通过MOSFET组的平面布局的实例 的说明图。对于第二实施例，将描述用于将以下电容元件添加到天线开关8的在期望的电路 操作模式中其晶体管截止的晶体管的源极和漏极之间的技术具有关于电压极性不对称的 电压依赖性的电容元件。该不对称特性产生具有相同的不对称特性的信号失真。因此，可以通过设置它使 得它具有与由衬底电容的电压依赖性引起的二次谐波相同的振幅和与之相反的相位来抵 消二次谐波失真。通过调整添加的电容值及其电压依赖性来优化振幅，并且通过选择具有 极性的电容性元件被插入源极与漏极之间的方向来优化相位。在该情况下，如关于第一实施例的图2中那样地构成天线开关8。也就是说，天线 开关8包括发送支路的分流MOSFET组10、发送支路的通过MOSFET组11、接收支路的分流 MOSFET组12和接收支路的通过MOSFET组13。然而，接收支路的通过MOSFET组13的电路与第一实施例中的不同。如图7所示， 接收支路的通过MOSFET组13包括每一个都由SOI的η沟道MOSFET形成的晶体管44-48、 电阻器49-53以及电容元件62-66。电容元件62-66形成第四电容元件。晶体管44-48和电阻器49_53彼此间的耦接方式与图3中的耦接方式相同。具有 期望的电压依赖性的用于补偿的电容元件62-66分别耦接在晶体管44-48的相应的源极和 漏极之间。图8是示出电容元件62(到66)的平面构造的实例的说明图。电容元件62(到66)包括例如图8中示出的并联布置的三个分支的MOS电容元件。在图8的左边，形成相当于晶体管源极的端子Α。该端子A耦接到从图8的上方到 下方形成为梳状的源极布线67。在形成为梳状的源极布线67之间分别形成栅极电极68。 这些栅极电极68耦接到在左右两侧形成的栅极布线69并且共同耦接到端子B。在由MOS电容器形成的电容元件62 (到66)中，通过在上述端子A与端子B之间 施加电压来改变位于栅极氧化物膜下方的耗尽层的厚度。因此，在电容值中存在电压依赖 性。图9表示在使端子A为OV而改变端子B的电压时端子间的电压Vba与观察到的 电容值之间的关系。当添加到源极/漏极和体区(低杂质浓度硅层)的杂质为η型且将负电压施加到 端子B时，栅极氧化物膜下方的耗尽层的宽度扩大；因此，电容减小。当正电压被施加到端子B且其值增大时，位于栅极氧化物膜下方的耗尽层消失并 且形成电子累积层；因此，电容值稍微增大并且随后变为基本上恒定。当添加到源极/漏 极和体区的杂质为η型时，杂质具有通过以OV为中心将具有ρ型杂质的反转而获得的依赖 性。在任一种情况下，电压依赖性关于电压极性为不对称的。可以通过调整位于栅极氧化物膜下方的体区的杂质浓度来改变该电压依赖性的大小。因此，可以通过调整电容元件的栅极宽度和杂质浓度以便优化其电容值上的电压改 变的量并且优化电容元件耦接的位置和极性来获得以下效果可以获得抵消由衬底电容的 电压依赖性而引起的二次谐波失真的效果。由于通过优化可以使电容值的绝对值相对较 小，因此添加该电容性元件对除了偶次谐波失真特性之外的其它任何特性没有大的影响。图10是示出沿着图8的线a_b截取的截面的实例的说明图。电容元件62 (到66)由例如M0S电容器形成。在高阻硅衬底70之上，形成硅氧化 物膜(BOX氧化物膜)71。在该硅氧化物膜71之上的区域的左边和右边，分别形成与晶体管 的源极/漏极类似的高杂质浓度硅层72、73。在硅氧化物膜71之上形成低杂质浓度硅层(体区)74使得它被夹在高杂质浓度 硅层72、73之间。在低杂质浓度硅层74之上形成作为栅极的高杂质浓度多晶硅膜76，在低 杂质浓度硅层74与高杂质浓度多晶硅膜76之间具有硅氧化物膜(栅极氧化物膜)75。M0S电容器的结构与普通M0SFET的结构接近。然而，它与普通M0SFET的不同之处 在于添加到相当于源极/漏极的高杂质浓度硅层72、73的部分的杂质与添加到低杂质浓 度硅层74的体区的杂质在导电类型方面彼此相同。可以通过调整低杂质浓度硅层的杂质浓度和分布来获得期望的电压依赖性。杂质 浓度为大约lX1017cm_3 lX1018cm_3。可以通过调整高杂质浓度多晶硅膜76的宽度来获 得由电压引起的电容改变的期望的绝对值。为了减小二次谐波，采取以下措施使用如下的两端元件，该两端元件把其M0S电 容器的相当于源极的部分(高杂质浓度硅层72)作为端子A并且把栅极(高杂质浓度多晶 硅膜76)作为端子B ；并且它耦接到M0SFET的源极或漏极与栅极、或者源极与漏极。图11 示出代表电容元件62 (到66)中的两端元件的电路图符号。栅极(高杂质浓度多晶硅膜76)的宽度被设置为SOI M0SFET的栅极宽度的大约 1/5或以下，以防止添加有其的M0SFET的特性受到很大影响。栅极(高杂质浓度多晶硅膜 76)的长度被设置为大约lym或以下，以防止作为电容元件的寄生电阻的低杂质浓度硅层 74的电阻变得显著。图12是示出接收支路的通过M0SFET组13的平面布局的实例的说明图。在图12的上部从左至右布置电阻器49-53，并且在电阻器49-53下方分别布置晶 体管44-48。在晶体管44-48下方，分别布置电容元件62-66。在(图中用虚线包围的)晶体管44中，并联布置多个分支的S0IM0SFET。各个分 支的漏极由梳状的漏极布线77耦接在一起，并且各个分支的源极由梳状的源极布线78耦
接在一起。源极布线78还耦接到相邻晶体管45的各个分支的漏极。各个分支的栅极由梯子 结构的栅极布线79耦接在一起。它们通过电阻器49-53与其它晶体管45-48的栅极布线 聚在一起以形成单个端子。如上所述，电容元件62-66位于与电阻器49-53相对的一侧，晶体管44_48在电容 元件62-66与电阻器49-53中间，并且通过电容元件62-66耦接漏极布线77和源极布线 78。电容元件62-66中的每一个的电容值及其电压依赖性被设置为使得由其产生的 信号失真补偿二次谐波失真。出于此目的，图10中的低杂质浓度硅层74的杂质浓度被控制为大约5X 1017cm_3 ；并且作为栅极的高杂质浓度多晶硅膜76的宽度被设计成晶体管44-48 的栅极宽度的大约1/10。在该情况下，与没有添加电容元件62-66的情形相比可以实现以下二次谐波失 真可以减小大约10dB，而基本上对除了天线开关8的二次谐波之外的诸如三次谐波、损失 和隔离的特性没有影响。(第三实施例)图13是示出在本发明第三实施例中的接收支路的通过M0SFET组的实例的电路 图；并且图14是示出在图13中的接收支路的通过M0SFET组中设置的用于减小二次谐波失 真的电容元件中的布局实例的说明图。在第三实施例中，插入电压依赖性根据电压极性而不同的电容元件。电容元件被 插入接收支路的通过M0SFET组13中的晶体管44-48的各自的源极与地之间或各自的漏极 与地之间。设置这些电容元件中的每一个的电压依赖性使得补偿关于电压极性不对称的衬 底电容的电压依赖性对电路特性的影响。如关于第一实施例的图2中那样地构成天线开关8。也就是说，天线开关8包括 发送支路的分流M0SFET组10、发送支路的通过M0SFET组11、接收支路的分流M0SFET组12 和接收支路的通过M0SFET组13。此外在该情况下，接收支路的通过M0SFET组13的电路与第一和第二实施例中的 不同。如图13所示，接收支路的通过M0SFET组13包括每一个都由S0I的n沟道M0SFET 形成的晶体管44-48、电阻器49-53、80-84以及电容元件85-94。电容元件85-89形成第五电容元件并且电容元件90-94形成第六电容元件。晶体管44-48和电阻器49-53耦接在一起的方式与图3中的方式相同。晶体管 44-48各自的漏极分别与电容元件85-89的相应的一个耦接部分耦接。电容元件85-89的各自的其它耦接部分分别与电阻器80-84的相应的一个耦接部 分以及电容元件90-94的相应的一个耦接部分耦接。这些电阻器80-84的各自的其它耦接 部分分别与参考电位VSS耦接。晶体管44-48各自的栅极分别与电容元件90-94的相应的其它耦接部分耦接。电 容元件90-94的作用为对于交流将它们的节点短路到栅极。图14是示出图13中的接收支路的通过M0SFET组13中的平面布局的实例的说明 图。在图14的上部从左至右布置电阻器49-53，并且在电阻器49-53下方分别布置晶 体管44-48。在晶体管44(在图中用虚线包围)下方的区域的左边，放置有电容元件85，并且在 电容元件85的右边放置有电容元件90。此外在其它晶体管45-48中，类似地布置电容元件 86-89以及电容元件91-94。晶体管44包括并联布置的多个分支的M0SFET。各个分支的漏极由梳状的漏极布 线77耦接在一起，并且各个分支的源极由梳状的源极布线78耦接在一起。源极布线78还耦接到相邻晶体管45的各个分支的漏极。各个分支的栅极由梯子 结构的栅极布线79耦接在一起。它们通过电阻器49-53与其它晶体管44-48的栅极布线 聚在一起以形成单个端子。
如图中所示出的，电容元件85-89、电阻器80-84以及电容元件90-94位于与电阻 器49-53相对的一侧，在中间具有晶体管44-48。 电容元件85-89各自的一个端子分别耦接到漏极布线77。各自的其它端子分别通 过电容元件90-94耦接到栅极布线79，并且通过电阻器49-53聚在一起并耦接到参考电位 VSS。电容元件85-89中的每一个的电容值及其电压依赖性被设置为使得由其产生的 信号失真补偿二次谐波失真。出于此目的，图10中的低杂质浓度硅层74的杂质浓度被控 制为大约5X 1017cm_3，并且高杂质浓度多晶硅膜76的宽度被设计成晶体管44-48的栅极宽 度的大约1/10。根据第三实施例，与没有添加电容元件85-89的情形相比可以实现以下二次谐 波失真可以减小大约10dB，而基本上对除了天线开关8的二次谐波之外的诸如三次谐波、 损失和隔离的特性没有影响。(第四实施例)图15是示出没有添加电容性元件的SOI M0SFET的源极-漏极寄生电容的电压依 赖性的说明图；图16是示出在本发明的第四实施例中的接收支路的通过M0SFET组的实例 的电路图；图17是示出在图16中的接收支路的通过M0SFET组中设置的用于减小三次谐波 失真的电容元件的电容值的电压依赖性的说明图；图18是示出设置在图16中的接收支路 的通过M0SFET组中的电容元件中的布局的实例的说明图；图19是示出沿着图18的线a_b 截取的截面的说明图；以及图20是代表图18中的电容元件的符号图。关于第四实施例，将描述用于减小天线开关8中的三次谐波失真的技术。三次谐波失真的主要原因在于在构成天线开关8的由S0IM0SFET形成的晶体管 的源极与体区之间以及漏极与体区之间的寄生电容的电压依赖性。如图15所示，由这些寄 生电容的耦接构成的源极-漏极寄生电容具有无论电压极性如何通过施加电压都增大电 容的电压依赖性。这产生奇次谐波失真，尤其是三次谐波失真。天线开关8被设置有用于产生相位与该三次谐波失真相反而振幅与之基本上相 同的三次谐波的机构。因此，由于抵消了原始的三次谐波失真，可以减小三次谐波的绝对值。具体地说，将用于补偿的电容元件添加到天线开关8的在期望的电路操作模式中 其晶体管截止的SOI M0SFET晶体管的源极和漏极之间。该电容元件被设置有与源极_漏极寄生电容相反的电压依赖性，S卩，无论电压极 性如何通过施加电压都减小电容的电压依赖性。该电压依赖性产生与由源极-漏极寄生电 容的电压依赖性引起的三次谐波的相位相反的三次谐波。因此，可以通过调整其振幅来抵 消三次谐波失真。可以通过调整添加的电容值及其电压依赖性来优化振幅。如关于第一实施例的图2中那样地构成天线开关8。也就是说，天线开关8包括 发送支路的分流M0SFET组10、发送支路的通过M0SFET组11、接收支路的分流M0SFET组12 和接收支路的通过M0SFET组13。此外在该情况下，接收支路的通过M0SFET组13的配置与第一和第二实施例中的 不同。如图16所示，接收支路的通过M0SFET组13包括每一个都由S0I的n沟道M0SFET 形成的晶体管44-48、电阻器49-53、80-84以及电容元件90_94、95_99。
晶体管44-48、电阻器49-53、80-84以及电容元件90-94的耦接配置与关于第三实 施例的图13中的耦接配置相同。晶体管44-48各自的漏极和源极分别与电容元件95-99
華禹接。这些电容元件95-99具有端子B。电容元件95的端子B耦接到电阻器80与电容 元件90之间的耦接部分。类似地，其它电容元件96-99的端子B分别与在电阻器81-84和 电容元件91-94之间相应的耦接部分耦接。将描述电容元件95 (到99)。电容元件95(到99)包括例如两个图10中示出的电容元件。它们的栅极被耦接 在一起以获得端子B，并且仅仅在每一个M0S电容器的源极或漏极处提供端子并且它们分 别作为端子A和端子C。端子B耦接到参考电位VSS，并且将符号相反而大小相同的电压施加到端子A和端 子C。在该情况下，获得相当于两个图10中示出的电容元件的组合的电压依赖性。因此，如 图17所示，其电容值表现出其中它不管端子之间的电压(端子B处的电压-端子A处的电 压)的极性如何都随着电压增大而减小的电压依赖性。可以通过调整位于栅极氧化物膜下方的体区的杂质浓度来改变该电压依赖性的 大小。该电容的电压依赖性与图15中示出的M0SFET的源极-漏极寄生电容的电压依赖性 (在该电压依赖性下无论电压极性如何通过施加电压都增大电容)相反。因此，可以通过调整电容元件95 (到99)的栅极宽度和杂质浓度以便优化其电容 值上的电压改变的量来获得以下效果可以获得抵消由衬底电容的电压依赖性引起的三次 谐波失真的效果。由于通过优化可以使电容值的绝对值相对较小，因此添加该电容性元件 对除了奇次谐波失真特性之外的其它任何特性没有大的影响。图18是示出电容元件95(到99)的平面结构的实例的说明图。电容元件95 (到99)由并联布置的三个分支的稍后(图19)描述的M0S电容器形 成。在图18的左边形成端子A，并且在图18的右边形成端子C。端子A耦接到从图8的上方到下方形成为梳状的源极布线67，并且端子C耦接到 类似地从图8的上方到下方形成为梳状的漏极布线59。在形成为梳状的源极布线67与漏极布线59之间，分别形成栅极电极68。这些栅 极电极68耦接到在左右两侧形成的栅极布线69并且共同耦接到端子B。图19是示出沿着图18的线a_b截取的截面的实例的说明图。电容元件95 (到99)包括例如两个M0S电容器。在高阻硅衬底70之上的区域的 左边和右边，分别形成硅氧化物膜(BOX氧化物膜)71、71a。在硅氧化物膜71之上的区域的左边和右边，分别形成与晶体管的源极/漏极类似 的高杂质浓度硅层72、73。在硅氧化物膜71a之上的区域的左边和右边，分别形成类似的高 杂质浓度硅层72a、73a。在高杂质浓度硅层73与高杂质浓度硅层72a之间，形成作为绝缘 膜的硅氧化物膜71。在硅氧化物膜71之上形成低杂质浓度硅层(体区)74使得它被夹在高杂质浓度 硅层72、73之间。在硅氧化物膜71之上类似地形成低杂质浓度硅层74a使得它被夹在高 杂质浓度硅层72a、73a之间。在低杂质浓度硅层74之上形成作为栅极的高杂质浓度多晶硅膜76，在低杂质浓度硅层74与高杂质浓度多晶硅膜76之间具有硅氧化物膜(栅极氧化物膜)75。在低杂质 浓度硅层74a之上形成作为栅极的高杂质浓度多晶硅膜76a，在低杂质浓度硅层74a与高杂 质浓度多晶硅膜76a之间具有硅氧化物膜75a。通过调整低杂质浓度硅层74、74a的杂质浓度和分布来获得期望的电压依赖性。 杂质浓度为大约1 X 1017cm_3 1 X 1018cm_3。作为两个M0S电容器的栅极的高杂质浓度多晶 硅膜76、76a耦接以获得端子B。仅在各个高杂质浓度硅层中的任意一个(高杂质浓度硅层 72,73a)处分别设置端子，并且它们分别作为端子A和端子C。图20示出了代表电容元件95 (到99)中的三端元件的电路图符号。端子B通过电阻器R耦接到参考电位VSS或电源电压VDD并且端子A和端子C分 别耦接到晶体管44-48中的每一个的源极和漏极。通过调整栅极(高杂质浓度多晶硅膜76、76a)的宽度来获得由电压引起的电容改 变的期望的绝对值。栅极(高杂质浓度多晶硅膜76、76a)的宽度被设置为晶体管44-48的 栅极宽度的大约1/5或以下以防止添加有其的晶体管的特性受到很大影响。栅极(高杂质浓度多晶硅膜76、76a)的长度被设置为大约1 P m或以下，以防止作 为电容元件的寄生电阻的低杂质浓度硅层(体区)74的电阻变得显著。图21是示出图16中的接收支路的通过M0SFET组13的平面布局的实例的说明图。在图21的上部从左至右布置电阻器49-53，并且在电阻器49_53下方分别布置晶 体管44-48。在晶体管44(在图中用虚线包围的区域)下方，放置电容元件95。在晶体管45-48 下方，类似地，分别放置电容元件96-99。在电容元件95下方，从左至右布置电阻器80和电容元件90。类似地，在电容元件 96-99下方，从左至右分别布置电阻器81-84以及电容元件91-94。晶体管44包括并联布置的多个分支的M0SFET。各个分支的漏极由梳状的漏极布 线77耦接在一起，并且各个分支的源极由梳状的源极布线78耦接在一起。源极布线78还耦接到相邻晶体管45的各个分支的漏极。各个分支的栅极由梯子 结构的栅极布线79耦接在一起。它们通过电阻器49-53与晶体管44-48的栅极布线聚在 一起以形成单个端子。电容元件95-99、电阻器80-84以及电容元件90_94位于与电阻器49_53相对的一 侧，在中间具有晶体管44-48。电容元件95-99的端子C耦接到源极布线78 ；端子A耦接到 漏极布线77 ；并且端子B通过电容元件90-94耦接到栅极布线79，并且还通过电阻器80-84 聚在一起且耦接到参考电位VSS。电容元件95-99中的每一个的电容值及其电压依赖性被设置为使得由其产生的 信号失真补偿三次谐波失真。出于此目的，图19中的低杂质浓度硅层74、74a的杂质浓度 被控制为大约5X 1017cm_3。高杂质浓度多晶硅膜76、76a的宽度被设计成晶体管44-48的 栅极宽度的大约1/10。根据第四实施例，与没有提供电容元件95-99的情形相比可以实现以下三次谐 波失真可以减小大约10dB或更多，而基本上对除了天线开关8的三次谐波之外的诸如二次 谐波、损失和隔离的特性没有影响。(第五实施例)
图22是示出在本发明第五实施例中的接收支路的通过M0SFET组的实例的电路 图；并且图23是示出图22中的接收支路的通过M0SFET组的平面布局的实例的说明图。关于第五实施例，将描述通过将第一实施例中的用于减小二次谐波失真的技术与 第四实施例中的用于减小三次谐波失真的技术结合而获得的技术。在该情况下，如图22所示，天线开关8中的接收支路的通过M0SFET组13包括每一 个都由SOI M0SFET形成的晶体管44-48、电阻器49-53、80-84以及电容元件54_58、90_99。晶体管44-48、电阻器49-53以及电容元件54_58的耦接配置与关于第一实施例的 图3中的耦接配置相同。电阻器80-84和电容元件90-99的耦接配置与关于第四实施例的 图16中的耦接配置相同。因此，将省略其描述。图23是示出图22中的接收支路的通过M0SFET组13中的平面布局的实例的说明 图。在图23的上部从左至右布置电阻器49-53，并且在电阻器49_53下方分别布置晶 体管44-48。在晶体管44下方，放置电容元件54，并且在电容元件54下方放置电容元件95。在 电容元件95下方的区域的左边，放置电阻器80，并且在电阻器80的右边放置电容元件90。类似地，在晶体管45-48下方，分别放置电容元件55-58，并且在电容元件55-58下 方，分别放置电容元件96-99。在这些电容元件96-99下方的各个区域的左边，分别放置电阻器81-84，并且在电 阻器81-84的右边分别放置电容元件91-94。晶体管44-48中的每一个包括并联布置的多个分支的M0SFET。各个分支的漏极由 梳状的漏极布线77耦接在一起，并且各个分支的源极由梳状的源极布线78耦接在一起。晶体管44的源极布线78还耦接到相邻晶体管45的各个分支的漏极。各个分支 的栅极由梯子结构的栅极布线79耦接在一起，并且通过电阻器49-53与晶体管44-48的栅 极布线79聚在一起以形成单个端子。电容元件95-99、电阻器80_84、电容元件90_94以及电容元件54_58位于与电阻 器49-53相对的一侧，在中间具有晶体管44-48。电容元件95-99的端子A耦接到漏极布线77 ；端子C耦接到源极布线78 ；并且端 子B通过电容元件90-94耦接到栅极布线79并且还通过电阻器80-84聚在一起且耦接到 参考电位VSS。电容元件54-58耦接在漏极布线77与栅极布线79之间。电容元件54-58中的每一个的电容值被设置为使得实现以下由其引起的源 极_漏极寄生电容的正负不对称的电压依赖性所产生的信号失真补偿二次谐波失真。在该情况下，电容元件54-58中没有一个必须要求电容值上的电压依赖性。电容 元件95-99中的每一个的电容值及其电压依赖性被设置为使得由其产生的信号失真补偿 三次谐波失真。出于此目的，图19中的低杂质浓度硅层74、74a的杂质浓度被控制为大约 5X 1017cm_3。高杂质浓度多晶硅膜76、76a的宽度被设计成晶体管44-48的栅极宽度的大约 1/10。在第五实施例中，结果，可以实现以下二次谐波失真和三次谐波失真可以减小大 约10dB，而基本上对除了天线开关8的二次谐波和三次谐波之外的诸如损失和隔离的特性
19没有影响。(第六实施例)图24是示出在本发明第六实施例中的接收支路的通过M0SFET组的实例的电路 图；并且图25是示出在图24中的接收支路的通过M0SFET组的平面布局的实例的说明图。关于第六实施例，将描述通过将用于减小二次谐波失真的技术与用于减小三次谐 波失真的技术结合而获得的技术的另一实例。在该情况下，如图24所示地构成天线开关8中的接收支路的通过M0SFET组13。 也就是说，接收支路的通过M0SFET组13包括每一个都由SOI M0SFET形成的晶体管44-48、 电阻器49-53、80-84、电容元件90-99以及电容元件100-104。晶体管44-48、电阻器49_53以及电容元件90_99的耦接配置与关于第五实施例的 图22中的耦接配置相同。晶体管44-48各自的漏极分别与电容元件100-104的相应的一 个耦接部分耦接。电容元件100-104各自的其它耦接部分分别与电容元件95-99的相应的 端子B耦接。图25是示出图24中的接收支路的通过M0SFET组13中的平面布局的实例的说明 图。在图25的上部从左至右布置电阻器49-53并且在电阻器49_53下方分别布置晶 体管44-48。在晶体管44下方，放置电容元件95，并且在电容元件95的左下处放置电容元件 100。在该电容元件100下方，放置电阻器80，并且在电阻器80的右边放置电容元件90。类似地，在晶体管45-48下方，分别放置电容元件96-99，并且在电容元件96-99的 左下处，分别放置电容元件101-104。在这些电容元件101-104下方，分别放置电阻器81-84，并且在电阻器81-84的右 边分别放置电容元件91-94。晶体管44-48中的每一个包括并联布置的多个分支的M0SFET。各个分支的漏极由 梳状的漏极布线77耦接在一起，并且各个分支的源极由梳状的源极布线78耦接在一起。晶体管44的源极布线78还与相邻晶体管45的各个分支的漏极耦接。各个分支 的栅极由梯子结构的栅极布线79耦接在一起，并且通过电阻器49-53与晶体管44-48的栅 极布线79聚在一起以形成单个端子。电容元件95-99、电阻器80-84以及电容元件90_94位于与电阻器49_53相对的一 侧，在中间具有晶体管44-48。电容元件95-99的端子A耦接到漏极布线77 ；端子C耦接到源极布线78 ；并且端 子B通过电容元件90-94耦接到栅极布线79并且还通过电阻器80-84聚在一起且耦接到 参考电位VSS。电容元件100-104中的每一个的电容值被设置为使得实现以下由其引起的源 极_漏极寄生电容的正负不对称的电压依赖性所产生的信号失真补偿二次谐波失真。电容元件100-104中的每一个的电容值及其电压依赖性被设置为使得由其产生 的信号失真补偿二次谐波失真。出于此目的，低杂质浓度硅层74的杂质浓度被控制为大 约5X 1017cm_3。高杂质浓度多晶硅膜76的宽度被设计成晶体管44-48的栅极宽度的大约 1/10。
电容元件95-99中的每一个的电容值及其电压依赖性被设置为使得由其产生的 信号失真补偿三次谐波失真。出于此目的，图19中的低杂质浓度硅层74的杂质浓度被控 制为大约5X 1017cm_3。高杂质浓度多晶硅膜76、76a的宽度被设计成晶体管44-48的栅极 宽度的大约1/10。在第六实施例中，结果，可以实现以下二次谐波失真和三次谐波失真可以减小大 约10dB，而基本上对除了天线开关8的二次谐波和三次谐波之外的诸如损失和隔离的特性 没有影响。(第七实施例)图26是示出在本发明第七实施例中的接收支路的通过M0SFET组的实例的电路 图；并且图27是示出在图26中的接收支路的通过M0SFET组的平面布局的实例的说明图。关于第七实施例，将描述通过将用于减小二次谐波失真的技术与用于减小三次谐 波失真的技术结合而获得的又一技术。在该情况下，如图26所示地构成天线开关8中的接收支路的通过M0SFET组13。 也就是说，接收支路的通过M0SFET组13包括每一个都由SOI M0SFET形成的晶体管44-48、 电阻器49-53、80-84以及电容元件62_66、90_99。晶体管44-48、电阻器49_53以及电容元件90_99的耦接配置与关于第五实施例的 图22中的耦接配置相同。电容元件62-66的耦接配置与关于第二实施例的图7中的耦接 配置相同。图27是示出图26中的接收支路的通过M0SFET组13中的平面布局的实例的说明 图。在图27的上部从左至右布置电阻器49-53并且在电阻器49_53下方分别布置晶 体管44-48。在晶体管44下方，放置电容元件62，并且在电容元件62下方放置电容元件95。在 电容元件95的左下处，放置电阻器80，并且在电阻器80的右边放置电容元件90。类似地，在晶体管45-48下方，分别放置电容元件63-66，并且在电容元件63-66的 下方，分别放置电容元件96-99。在这些电容元件96-99的左下处，分别放置电阻器81_84，并且在电阻器81_84的 右边分别放置电容元件91-94。电容元件62-66、电阻器80_84、电容元件90_94以及电容元件95_99位于与电阻 器49-53相对的一侧，在中间具有晶体管44-48。电容元件95-99的端子A耦接到漏极布线77 ；端子C耦接到源极布线78 ；并且端 子B通过电容元件90-94耦接到栅极布线79并且还通过电阻器80-84聚在一起并耦接到 参考电位VSS。电容元件62-66耦接在漏极布线77与源极布线78之间。电容元件62-66中的每一个的电容值及其电压依赖性被设置为使得由其产生的 信号失真补偿二次谐波失真。出于此目的，图10中的低杂质浓度硅层74的杂质浓度被控 制为大约5X 1017cm_3。高杂质浓度多晶硅膜76的宽度被设计成晶体管44-48的栅极宽度 的大约1/10。电容元件95-99中的每一个的电容值及其电压依赖性被设置为使得由其产生的 信号失真补偿三次谐波失真。
在第七实施例中，结果，二次谐波失真和三次谐波失真可以减小大约10dB，而基本 上对除了天线开关8的二次谐波和三次谐波之外的诸如损失和隔离的特性没有影响。本发明适合于用于减小使用SOI M0SFET配置的天线开关中的二次谐波失真和三 次谐波失真的技术。
权利要求
一种半导体集成电路装置，包括至少一个天线端子；至少一个发送端子；以及至少一个接收端子，并且设置有用于切换信号路径的天线开关，其中天线开关包括第一晶体管组，耦接在天线端子与发送端子之间；第二晶体管组，耦接在天线端子与接收端子之间；第三晶体管组，耦接在发送端子与参考电位之间；第四晶体管组，耦接在接收端子与参考电位之间；以及第一电容元件，其中第一到第四晶体管组中的每个晶体管组包括串联耦接的一个或更多个晶体管，并且其中第一电容元件耦接在构成第一到第四晶体管组的晶体管中的至少一个晶体管的栅极与源极之间或者栅极与漏极之间。
2.根据权利要求1所述的半导体集成电路装置，其中第一电容元件耦接到设置在第二晶体管组中的晶体管。
3.根据权利要求1或2所述的半导体集成电路装置， 其中第一电容元件被形成在SOI衬底之上。
4.一种半导体集成电路装置，包括至少一个天线端子；至少一个发送端子；以及至少 一个接收端子，并且设置有用于切换信号路径的天线开关，其中天线开关包括第一晶体管组，耦接在天线端子与发送端子之间； 第二晶体管组，耦接在天线端子与接收端子之间； 第三晶体管组，耦接在发送端子与参考电位之间； 第四晶体管组，耦接在接收端子与参考电位之间； 第二电容元件；以及 第三电容元件，其中第一到第四晶体管组中的每个晶体管组包括串联耦接的一个或更多个晶体管， 其中第二电容元件耦接在构成第一到第四晶体管组的晶体管中的至少一个晶体管的 栅极与源极之间，其中第三电容元件耦接在晶体管的栅极与漏极之间，并且 其中第二电容元件和第三电容元件的电容值彼此不同。
5.根据权利要求4所述的半导体集成电路装置，其中第二电容元件和第三电容元件被形成在SOI衬底之上。
6.根据权利要求4所述的半导体集成电路装置，其中第二电容元件和第三电容元件耦接到设置在第二晶体管组中的晶体管。
7.一种半导体集成电路装置，包括至少一个天线端子；至少一个发送端子；以及至少 一个接收端子，并且设置有用于切换信号路径的天线开关，其中天线开关包括第一晶体管组，耦接在天线端子与发送端子之间； 第二晶体管组，耦接在天线端子与接收端子之间；第三晶体管组，耦接在发送端子与参考电位之间， 第四晶体管组，耦接在接收端子与参考电位之间；以及 第四电容元件，其中第一到第四晶体管组中的每个晶体管组包括串联耦接的一个或更多个晶体管，以及其中第四电容元件在电容值方面具有电压依赖性，并且耦接在构成第一到第四晶体管 组的晶体管中的至少一个晶体管的源极与漏极之间。
8.根据权利要求7所述的半导体集成电路装置， 其中第四电容元件被形成在S0I衬底之上。
9.根据权利要求7或8所述的半导体集成电路装置，其中第四电容元件包括耦接在一起的两个M0S电容器，并且这两个M0S电容器之间的 耦接部分通过电阻器耦接到参考电位或电源电压。
10.根据权利要求9所述的半导体集成电路装置，其中M0S电容器中的每一个包括栅极电极、位于栅极电极正下方的栅极氧化物膜和硅 衬底，使栅极电极附近的硅衬底区域的杂质浓度比位于栅极电极正下方的硅衬底区域的杂 质浓度高，栅极电极电耦接在一起以便获得一个栅极端子，并且分别在每一个栅极电极附 近的高杂质浓度硅衬底区域中设置一个端子。
11.根据权利要求9或10所述的半导体集成电路装置， 其中天线开关包括第五电容元件，其中第五电容元件具有一个耦接部分，耦接到构成第一到第四晶体管组的晶体管中的至少一个晶体管的栅 极；以及其它耦接部分，耦接到第四电容元件的两个M0S电容器之间的耦接部分的节点。
12.根据权利要求7、8、9或11所述的半导体集成电路装置， 其中第四电容元件耦接到设置在第二晶体管组中的晶体管。
13.一种半导体集成电路装置，包括至少一个天线端子；至少一个发送端子；以及至 少一个接收端子，并且设置有用于切换信号路径的天线开关，其中天线开关包括第一晶体管组，耦接在天线端子与发送端子之间； 第二晶体管组，耦接在天线端子与接收端子之间； 第三晶体管组，耦接在发送端子与参考电位之间； 第四晶体管组，耦接在接收端子与参考电位之间；以及 第六电容元件，其中第一到第四晶体管组中的每个晶体管组包括串联耦接的一个或更多个晶体管，并且其中第六电容元件具有一个耦接部分，耦接到构成第一到第四晶体管组的晶体管中的至少一个晶体管的源极 或漏极；以及其它耦接部分，通过电阻器耦接到参考电位。
14.根据权利要求13所述的半导体集成电路装置， 其中第六电容元件被形成在S0I衬底之上。
15.根据权利要求13或14所述的半导体集成电路装置， 其中天线开关包括第七电容元件，并且其中第七电容元件具有一个耦接部分，耦接到构成第一到第四晶体管组的晶体管中的至少一个晶体管的栅 极；以及其它耦接部分，耦接到第五电容元件与电阻器之间的耦接节点。
16.根据权利要求15所述的半导体集成电路装置，其中第六电容元件耦接到设置在第二晶体管组中的晶体管。
17.根据权利要求14或15所述的半导体集成电路装置， 其中第七电容元件被形成在S0I衬底之上。
18.根据权利要求11或15所述的半导体集成电路装置， 其中第五电容元件是M0S电容器。
19.根据权利要求15所述的半导体集成电路装置， 其中第七电容元件是M0S电容器。
20.根据权利要求1-19中任何一个所述的半导体集成电路装置， 其中构成第一到第四晶体管组的晶体管被形成在S0I衬底之上。
全文摘要
本发明涉及半导体集成电路装置。SOI MOSFET被用于切换天线开关的晶体管，但显著减小谐波失真。将电容元件分别添加到构成天线开关的接收支路的通过MOSFET组的晶体管的相应的漏极或栅极。这使得在源极与栅极之间的电压振幅和在漏极与栅极之间的电压振幅彼此不同。结果，源极-漏极寄生电容的电压依赖性变成关于电压极性是不对称的。该不对称特性产生具有类似的不对称特性的信号失真。因此，通过设置它使得它具有与由衬底电容的电压依赖性引起的二次谐波相同的振幅和与之相反的相位可以实现以下可以抵消二次谐波失真并且因此可以减小二次谐波失真。
文档编号H01L27/12GK101944532SQ201010223388
公开日2011年1月12日 申请日期2010年7月2日 优先权日2009年7月3日
发明者后藤聪, 森川正敏, 近藤将夫 申请人:瑞萨电子株式会社