专利名称：半导体器件及其制造方法
技术领域：
本发明涉及III族氮化物半导体器件及其制造方法，具体来说，涉及基于宽禁带 III族氮化物半导体的场效应晶体管在射频领域的应用，其有利于提高晶体管的频率响应， 同时抑制晶体管的电流崩塌效应，特别适用于高频微波应用。
背景技术：
第三代半导体氮化镓(GaN)的介质击穿电场远远高于第一代半导体硅(Si)或第二代半导体砷化镓(GaAs)，高达3MV/cm，使其电子器件能承受很高的电压。同时，氮化镓可以与其他镓类化合物半导体(III族氮化物半导体)形成异质结结构。由于III族氮化物半导体具有强烈的自发极化和压电极化效应，在异质结的界面附近，可以形成很高电子浓度的二维电子气ODEG)沟道。这种异质结结构也有效的降低了电离杂质散射，因此沟道内的电子迁移率大大提升。在此异质结基础上制成的氮化镓高电子迁移率晶体管(HEMT)能在高频率导通高电流，并具有很低的导通电阻。这些特性使氮化镓HEMT特别适用于制造高频的大功率射频器件和高耐压大电流的开关器件。由于二维电子气沟道内的电子有很高的迁移率，所以氮化镓HEMT相对于硅器件而言，开关速率大大提高。同时高浓度的二维电子气也使得氮化镓HEMT具有较高的电流密度，适用于大电流功率器件的需要。另外，氮化镓是宽禁带半导体，能工作在较高的温度。 硅器件在大功率工作环境下往往需要额外的降温器件来确保其正常工作，而氮化镓无须这样，或者对降温要求较低。因此氮化镓功率器件有利于节省空间和成本。常用氮化镓HEMT的器件结构为平面结构，其截面图如图1所示。底层是衬底(或基板)10，衬底10上沉积有成核层11，缓冲层12，氮化镓沟道层13和隔离层14。二维电子气QDEG)沟道19在氮化镓沟道层13和隔离层14的界面附近形成。源极16和漏极17与二维电子气电气相通，可以控制沟道内电子的流向。栅极18位于源极16和漏极17之间， 用于控制沟道内电子的数目，进而控制电流的大小。对于高频氮化镓电子器件，尤其是毫米波氮化镓器件而言，为了提高器件的截止频率，器件的栅极长度(下面简称为栅长)通常设计得很小(小于200nm)。但是器件的栅长只能决定器件的本征电流增益截止频率。器件的实际截止频率受到寄生电容的影响。当栅长很小时，器件的本征电容也很小，寄生电容的大小可以和本征电容相比拟，因此限制了器件的截止频率。进一步降低栅长无法提高器件的截止频率。为了提高氮化镓电子器件的截止频率，需要提高纵横比(Aspect Ratio)，在这里， 纵横比被定义为Lg/h的比例。Lg是器件的栅长，h是栅极18与二维电子气沟道19之间的距离。在降低Lg的情况下，为了保持和提高纵横比，需要降低h，也就是栅极与二维电子气沟道之间的距离需要更小。同时，h的降低，使栅极离二维电子气更近，栅极对沟道内电子的控制可以大大加强，有利于降低短沟道(short-channel)效应，进一步提升器件的功率增益截止频率。常用的氮化镓HEMT的外延结构，多采用低铝组分的AlGaN隔离层(AWaN的铝组分多为20 % -30 % )。在这种铝组分的情况下，要形成高电子浓度的二维电子气，需要较厚的隔离层，如图2所示。但是，隔离层厚度的增大会降低器件的纵横比，降低器件的本征栅源电容，从而降低器件的截止频率。同时对于小栅长器件而言，厚的隔离层使短沟道效应更加显著，器件的功率增益和功率附加效率都显著下降。一种常见的解决方案是采用高铝组分的隔离层或者AlN隔离层，如图3所示。理论和实验都证明了，在这种结构下，可以用很薄的AlN隔离层14实现高电子浓度的二维电子气沟道。器件的纵横比大大提高，短沟道效应大大降低，器件截止频率显著提高。但是，在这种结构下，器件表面离二维电子气沟道的距离很小。在器件的表面有很多缺陷，电子在离表面很近的情况下，很容易受器件表面态影响，电流崩塌效应非常显著。 同时实验证明，器件表面离二维电子气越近，电流崩塌效应越显著。此外，在图3所示的结构中，由于铝组分过高，传统的退火工艺很难形成良好的欧姆接触。源极和漏极的电阻过高，降低了器件的频率响应特性。
发明内容
本发明为了解决上述现有技术中存在的问题，提供了半导体器件及其制造方法， 具体提供了以下技术方案。[第1方案]本发明的第1方案提供了一种半导体器件，包括在衬底上的半导体层；在上述半导体层上的隔离层；在上述隔离层上的η型掺杂层；与上述半导体层电气相通的源极和漏极；以及在上述隔离层上的与上述η型掺杂层分离的栅极。根据本发明的第1方案的半导体器件，在隔离层上具有η型掺杂层。在异质结HEMT 器件中，材料表面存在高密度的电子陷阱。电子陷阱的反应速度慢，从而引起电流崩塌效应。材料表面离二维电子气沟道越远，表面态的改变对于二维电子气浓度的改变影响越小。 引入η型掺杂层可以增加材料表面与二维电子气沟道之间的距离，降低表面态对沟道电子的影响，并显著降低了电流崩塌效应。在本发明的半导体器件中，η型掺杂层与栅极分离， 即栅极不与η型掺杂层接触，这是因为栅极金属与η型掺杂层之间的隧穿几率较高，如果栅金属与η型掺杂层直接接触，容易引起较大的栅极漏电。[第2方案]根据上述第1方案的半导体器件，还包括在上述栅极和上述η型掺杂层之间的钝化层。根据本发明的第2方案的半导体器件，除了具有上述第1方案的技术效果，还具有以下优点。在第2方案中，栅极与η型掺杂层之间由钝化层隔离。半导体表面离沟道很近， 这段区域的表面态对沟道的二维电子气影响较大，可能会引起电流崩塌效应。采用钝化层， 不仅可以阻断电子在栅极与η型掺杂层之间流通，而且可以起到抑制表面态，降低电流崩塌的作用。[第3方案]根据上述第1方案或第2方案的半导体器件，其中，上述η型掺杂层与上述源极和漏极接触。根据本发明的第3方案的半导体器件，除了具有上述第1方案和第2方案的技术效果，还具有以下优点。首先，η型掺杂层能够提供了大量自由电子，这些电子显著降低了源极和栅极之间、漏极和栅极之间的方块电阻，从而有效提高了器件的截止频率。其次，η型掺杂层具有良好的导电性，有利于连通二维电子气和欧姆金属，降低源极和漏极金属的接触电阻，从而进一步提高了器件的截止频率。[第4方案]根据上述第1方案至第3方案中任何一个的半导体器件，其中，上述栅极包括场板结构。根据本发明的第4方案的半导体器件，除了具有上述第1方案至第3方案的技术效果，还具有以下优点。在本发明的半导体器件中，栅极采用场板结构，可以使栅极附近电场均勻分布，降低峰值电场，这种结构在降低电流崩塌效应的同时，也能有效地提高器件的击穿电压。[第5方案]根据上述第1方案至第4方案中任何一个的半导体器件，还包括浮栅结构。根据本发明的第5方案的半导体器件，除了具有上述第1方案至第4方案的技术效果，还具有以下优点。在本发明的半导体器件中，在栅极附近还可以形成浮栅结构，可以使栅极附近电场均勻分布，降低峰值电场，同样可以降低电流崩塌效应，并提高器件的击穿电压。[第6方案]根据上述第1方案至第5方案中任何一个的半导体器件，还包括在上述栅极和上述隔离层之间的介质层。根据本发明的第6方案的半导体器件，除了具有上述第1方案至第5方案的技术效果，还具有以下优点。在本发明的半导体器件中，隔离层很薄，电子从沟道中容易隧穿进入栅极金属，形成较大的栅极漏电流。基于第6方案的半导体器件，由于采用绝缘栅结构， 绝缘栅在栅极金属与二维电子气沟道之间形成势垒，能够有效降低电子的隧穿几率，降低器件的漏电流，提高器件的击穿电压。[第7方案]根据上述第1方案至第6方案中任何一个的半导体器件，其中，上述半导体层、上述隔离层和上述η型掺杂层包括III族氮化物半导体层，其中III价原子包括铟、铝、镓或其组合。[第8方案]根据上述第1方案至第7方案中任何一个的半导体器件，其中，上述隔离层包括 AlN层或Al组分大于30 %的AlGaN层。根据本发明的第8方案的半导体器件，除了具有上述第1方案至第7方案的技术效果，还具有以下优点。在本发明的半导体器件中，通过结合使用η型掺杂层和包括AlN层或Al组分大于30%的AKiaN层，可以显著提高半导体器件的截止频率，从而可以使本发明的半导体器件应用于高频领域。[第9方案]本发明的第9方案提供了一种用于制造半导体器件的方法，包括以下步骤在衬底上沉积半导体层；在上述半导体层上沉积隔离层；在上述隔离层上沉积η型掺杂层；蚀刻上述η型掺杂层以露出上述隔离层的一部分；在上述隔离层的露出的部分上形成与上述η 型掺杂层分离的栅极；以及形成与上述半导体层电气相通的源极和漏极。根据本发明的第9方案的方法，在隔离层上形成η型掺杂层。在异质结HEMT器件中，材料表面存在高密度的电子陷阱。电子陷阱的反应速度慢，从而引起电流崩塌效应。材料表面离二维电子气沟道越远，表面态的改变对于二维电子气浓度的改变影响越小。引入 η型掺杂层可以增加材料表面与二维电子气沟道之间的距离，降低表面态对沟道电子的影响，并显著降低了电流崩塌效应。[第10 方案]根据上述第9方案的方法，还包括在上述栅极和上述η型掺杂层之间形成钝化层的步骤。根据本发明的第10方案的方法，除了具有上述第9方案的技术效果，还具有以下优点。在该方案中，在栅极和η型掺杂层之间形成钝化层。半导体表面离沟道很近，这段区域的表面态对沟道的二维电子气影响较大，可能会引起电流崩塌效应。采用钝化层，不仅可以阻断电子在栅极与η型掺杂层之间流通，而且可以起到抑制表面态，降低电流崩塌的作用。[第11 方案]根据上述第9方案或第10方案的方法，其中，上述η型掺杂层与上述源极和漏极接触。根据本发明的第11方案的方法，除了具有上述第9方案和第10方案的技术效果， 还具有以下优点。首先，η型掺杂层能够提供了大量自由电子，这些电子显著降低了源极和栅极之间、漏极和栅极之间的方块电阻，从而有效提高了器件的截止频率。其次，η型掺杂层具有良好的导电性，有利于连通二维电子气和欧姆金属，降低源极和漏极金属的接触电阻， 从而进一步提高了器件的截止频率。[第12 方案]根据上述第9方案至第11方案中任何一个的方法，其中，上述形成栅极的步骤包括形成场板结构和/或浮栅结构的步骤。根据本发明的第12方案的方法，除了具有上述第9方案至第11方案的技术效果， 还具有以下优点。在该方案中，形成场板结构和/或浮栅结构，可以使栅极附近电场均勻分布，降低峰值电场，这种结构在降低电流崩塌效应的同时，也能有效地提高器件的击穿电压。[第13 方案]根据上述第9方案至第12方案中任何一个的方法，还包括在上述栅极和上述隔离层之间形成介质层的步骤。根据本发明的第13方案的方法，除了具有上述第9方案至第12方案的技术效果， 还具有以下优点。在该方案中，隔离层很薄，电子从沟道中容易隧穿进入栅极金属，形成较大的栅极漏电流。基于第13方案的方法，在栅极和隔离层之间形成介质层，从而构成绝缘栅结构，绝缘栅在栅极金属与二维电子气沟道之间形成势垒，能够有效降低电子的隧穿几率，降低器件的漏电流，提高器件的击穿电压。[第14 方案]
根据上述第9方案至第13方案中任何一个的方法，其中，上述半导体层、上述隔离层和上述η型掺杂层包括III族氮化物半导体层，其中III价原子包括铟、铝、镓或其组合。[第15 方案]根据上述第9方案至第14方案中任何一个的方法，其中，上述隔离层包括AlN层或Al组分大于30 %的AlGaN层。根据本发明的第15方案的方法，除了具有上述第9方案至第14方案的技术效果， 还具有以下优点。在该方案中，通过同时形成η型掺杂层和包括AlN层或Al组分大于30 % 的AKiaN层，可以显著提高半导体器件的截止频率，从而可以使本发明形成的半导体器件应用于高频领域。[第I6 方案]根据上述第9方案至第15方案中任何一个的方法，其中，上述形成源极和漏极的步骤包括利用离子注入或退火形成欧姆接触的步骤。根据本发明的第16方案的方法，除了具有上述第9方案至第15方案的技术效果， 还具有以下优点。用生长的方式实现的η型掺杂层，其掺杂的浓度受生长的制约，一般很难超高102°cm_2，而离子注入的掺杂浓度可以很好，峰值最高可以达到102°cm_2以上。采用离子注入的方式，金属与半导体之间隧穿几率更高，而且金属与二维电子气被离子注入区的自由电子连通，因此欧姆接触电阻更低。在一定条件下，甚至可以在不退火的工艺条件下形成优异的欧姆接触。
相信通过以下结合附图对本发明具体实施方式
的说明，能够使人们更好地了解本发明上述的特点、优点和目的，其中图1示出了常规的氮化镓HEMT的器件结构的截面图，其中隔离层采用低铝组分的 AlGaN0图2示出了以前的设计下的模拟结果在铝组分为25%的AKiaN隔离层中，二维电子气浓度随着隔离层厚度的变化而变化。图3示出了常规的氮化镓HEMT的器件结构的截面图，其中隔离层采用A1N。图4示出了根据本发明的一个实施例的半导体器件的器件结构。图5示出了根据本发明的另一个实施例的半导体器件的器件结构。图6示出了根据本发明的另一个实施例的半导体器件的器件结构。图7示出了根据本发明的另一个实施例的半导体器件的器件结构。图8示出了根据本发明的另一个实施例的半导体器件的器件结构。图9示出了根据本发明的另一个实施例的半导体器件的器件结构。
具体实施例方式下面就结合附图对本发明的各个优选实施例进行详细的说明。(实施例1)图4示出了根据本发明的一个实施例的半导体器件的器件结构。下面首先参照图4说明本实施例的作为半导体器件的一个例子的氮化镓HEMT的基本结构。如图4所示，底层是生长氮化镓材料的衬底(又称为基板或基片)10，该衬底10 — 般是蓝宝石(Sapphire)、SiC、GaN, Si或者本领域的技术人员公知的任何其他适合生长氮化镓材料的任何衬底或衬底，本发明对此没有任何限制。在衬底10上是可选的成核层11，用于在其上生长半导体层。应该理解，也可以不形成成核层11，而直接在衬底10上形成半导体层。在成核层11上是例如GaN或者AlGaN的缓冲层12。应该理解，也可以不形成缓冲层12，而直接在衬底10或成核层11上形成半导体层。在缓冲层12上是半导体层13，其可以是基于氮化物的任何半导体材料，例如III 族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。具体地，半导体层13可以包括镓类化合物半导体材料或III族氮化物半导体材料，例如LxAlyGazNmz(0 ( x，Y' ζ < 1)，也可以是镓类化合物半导体材料与其他半导体材料键合的叠层。镓类半导体材料的极性可以是Ga-极性，也可以是N-极性、非极性或者半极性。在半导体层13上是隔离层14，其是能够与下面的半导体层13形成异质结的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如 In/l^a^-x-y-^O彡χ，y，ζ彡1)。也就是说，本发明对于半导体层13和隔离层14没有任何限制，只要二者之间能够形成异质结即可。由于在半导体层13和隔离层14之间形成半导体异质结，在异质结界面上的极化电荷引入了高浓度的二维电子气ODEG)。同时由于电离杂质散射被大大降低，电子具有很高的电子迁移率。优选，在本实施例中，隔离层为AlN 层。在隔离层14上是η型掺杂层15，其可以是基于氮化物的任何半导体材料，例如 III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。具体地，η型掺杂层15 可以包括氮化镓(GaN)以及其他镓类化合物半导体材料，例如AlGaNUnGaN等，也可以是镓类化合物半导体材料与其他半导体材料键合的叠层。优选，在本实施例中，η型掺杂层为η 型feiN层。η型掺杂层15的掺杂可以是均勻掺杂，也可以是梯度掺杂。距离η型掺杂层/隔离层界面较近时，可以采用较重的掺杂。因为此处的掺杂浓度高有助于降低隔离层的势垒， 降低源、漏电阻。距离η型掺杂层/隔离层界面较远时，可以采用较轻的掺杂，因为掺杂浓度低有助于材料生长的形貌。在距离η型掺杂层/欧姆金属较近时，可以采用较重的掺杂。 因为此处的掺杂浓度高有助于降低η型掺杂层与金属接触处的势垒宽度，提高电子的隧穿几率，降低源、漏电阻。另外，在距离η型掺杂层/隔离层界面较近的隔离层14中，也可以掺杂，以进一步降低隔离层的势垒，降低源、漏电阻。另外，η型掺杂的掺杂剂可以是本领域的技术人员公知的任何掺杂剂，只要能够在 III族氮化物半导体材料中提供电子即可，例如Si，本发明对此没有任何限制。半导体器件的源极16和漏极17与半导体层13中的2DEG形成电连接，即电气相通。在本实施例中，源极16和漏极17与半导体层13中的2DEG形成电连接的方式可以采用但不局限于以下方式形成a.高温退火；b.离子注入；c.重掺杂。在进行高温退火的情况下，源极16和漏极17的电极金属穿过隔离层14与半导体层13接触，从而与半导体层13中形成的2DEG电连接。在进行离子注入和重掺杂的情况下，源极16和漏极17由与半导体层13中形成的2DEG电连接的离子注入部分或重掺杂部分和其上的电极构成。应该理解， 这里描述形成源极16和漏极17的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成源极16和漏极17。在本实施例中，优选，源极16和漏极17都与η型掺杂层15接触。应该理解，与源极16接触的η型掺杂层15和与漏极17接触的η型掺杂层15相分离，如图4所示，二者通过钝化层20分离。半导体器件的栅极18在源极16和漏极17之间的隔离层14上。栅极18可以是本领域的技术人员公知的任何结构，例如图1、3和4所示的结构，栅极18可以由任何公知的材料构成，例如金属材料。优选，栅极18为T型栅极结构。更优选，在本实施例的半导体器件中，也可以包括场板结构和浮栅结构，其可以使电场分布更加均勻。场板结构的具体细节参见中国专利申请公开CN101232045A和CNl卯4440Α，以下分别称为专利文献1和2，在此通过参考引入其整个内容。浮栅结构的具体细节参见中国专利申请公开CN101320751A，以下称为专利文献 3，在此通过参考引入其整个内容。栅极18不与η型掺杂层15接触，即栅极18与η型掺杂层15分离，这是因为栅极金属与η型掺杂层15之间的隧穿几率较高，如果栅金属与η型掺杂层直接接触，容易引起较大的栅极漏电。在本实施例中，如图4所示，在二者之间具有钝化层20。钝化层20可以是介质层，例如SiN，SiO2或者其它绝缘介质。栅极18距离η型掺杂层15的距离优选较近， 以降低源极、漏极和栅极之间的电阻。通过采用本发明的半导体器件，在隔离层上具有η型掺杂层。在异质结HEMT器件中，材料表面存在高密度的电子陷阱。电子陷阱的反应速度慢，从而引起电流崩塌效应。材料表面离二维电子气沟道越远，表面态的改变对于二维电子气浓度的改变影响越小。引入 η型掺杂层可以增加材料表面与二维电子气沟道之间的距离，降低表面态对沟道电子的影响，并显著降低了电流崩塌效应。另外，在本发明的半导体器件中，栅极与η型掺杂层之间由钝化层隔离。由于半导体表面离沟道很近，这段区域的表面态对沟道的二维电子气影响较大，可能会引起电流崩塌效应，因此采用钝化层，不仅可以阻断电子在栅极与η型掺杂层之间流通，而且可以起到抑制表面态，降低电流崩塌的作用。另外，在本发明的半导体器件中，源极16和漏极17都与η型掺杂层15接触，η型掺杂层提供了大量自由电子，这些电子显著降低了源极和栅极之间、漏极和栅极之间的方块电阻，从而有效提高了器件的截止频率。此外，η型掺杂层具有良好的导电性，有利于连通二维电子气和欧姆金属，降低源极和漏极金属的接触电阻，从而进一步提高了器件的截
止频率。另外，在本发明的半导体器件中，栅极采用场板结构或者在栅极附近还可以形成浮栅结构，可以使栅极附近电场均勻分布，降低峰值电场，这种结构在降低电流崩塌效应的同时，也能有效地提高器件的击穿电压。(实施例2)图5示出了根据本发明的另一个实施例的半导体器件的器件结构。
9
如图5所示，该实施例与上述图4的实施例1的不同之处仅在于在栅极18和η型掺杂层15之间没有形成钝化层20。在此省略对实施例2的与实施例1相同的部分的描述， 下面着重描述二者的不同之处。在实施例1中，在栅极18和η型掺杂层15与之间具有钝化层。在这种设计中，需要优化工艺以得到高击穿电场的钝化层，否则器件的击穿电压会受限于该钝化层。在本实施例中，在栅极18和η型掺杂层15之间的钝化层20被去除，如图5所示， 栅极18和η型掺杂层15之间由空气层隔断，具有提高器件击穿电压的作用。此外，空气的介电常数远小于钝化层的介电常数，因此大大降低了器件的寄生电容，显著提高了器件的截止频率。(实施例3)图6示出了根据本发明的另一个实施例的半导体器件的器件结构。如图6所示，该实施例与上述图5的实施例2的不同之处仅在于在栅极18和隔离层15之间具有介质层21。在此省略对实施例3的与实施例2相同的部分的描述，下面着重描述二者的不同之处。在实施例2的图5所示的结构中，AlN隔离层14很薄，电子从沟道中容易隧穿进入栅极18，形成较大的栅极漏电流。基于本发明的一种变形，也可以采用绝缘栅的形式，如图6所示。介质层12可以采用SiN、Si02或者其他绝缘介质。绝缘栅在金属与电子沟道之间形成势垒，能够有效降低电子的隧穿几率，降低器件的漏电流，提高器件的击穿电压。(实施例4)图7示出了根据本发明的另一个实施例的半导体器件的器件结构。如图7所示，该实施例与上述图5的实施例2的不同之处仅在于隔离层14为高Al 组分的AWaN层。在此省略对实施例4的与实施例2相同的部分的描述，下面着重描述二者的不同之处。在实施例2的图5所示的结构中采用AlN隔离层。基于本发明的一种变形，也可以采用高铝组分的AWaN隔离层，如图7所示。当AWaN的铝组分很高时，也可以在AWaN 隔离层厚度较低时得到较高电子浓度的二维电子气。在本实施例中，AWaN的铝组分大于 30%。高铝组分的薄AWaN隔离层，也可以实现提高器件跨导，降低短沟道效应的目的。(实施例5)图8示出了根据本发明的另一个实施例的半导体器件的器件结构。如图8所示，该实施例与上述图4的实施例1的不同之处仅在于源极16和漏极17 的欧姆金属采用非退火的方式，并位于η型掺杂层15之上。在此省略对实施例5的与实施例1相同的部分的描述，下面着重描述二者的不同之处。在本实施例中，源极16和漏极17也可以采用不退火的方式实现低欧姆接触电阻。 在η型掺杂层15上形成欧姆接触，可以具有极低的接触电阻。另外，由于金属与η型掺杂层16之间有良好的隧穿几率，因此，有利于进一步提高器件的截止频率。采用低功函数的金属，例如Ti、Al等，在不退火的情况下也可以实现优异的欧姆接触。不退火的欧姆金属的表面形貌大大改善，并有利于器件的小型化(scaling down) 0(实施例6)图9示出了根据本发明的另一个实施例的半导体器件的器件结构。
如图9所示，该实施例与上述图4的实施例1的不同之处仅在于源极16和漏极17 的欧姆金属采用非退火的方式，并在隔离层中进行了离子注入。在此省略对实施例6的与实施例1相同的部分的描述，下面着重描述二者的不同之处。在本实施例中，源极16和漏极17的欧姆接触电极使用离子注入的方式实现。用生长的方式实现的η型掺杂层，其掺杂的浓度受生长的制约，一般很难超高102°cm_2。而离子注入的掺杂浓度可以很好，峰值最高可以达到IO2tlCnT2以上。采用离子注入的方式，金属与半导体之间隧穿几率更高，而且金属与二维电子气被离子注入区的自由电子连通，因此欧姆接触电阻更低。在一定条件下，甚至可以在不退火的工艺条件下形成优异的欧姆接触。 注入的离子可以是硅，也可以是其它离子。由于离子注入使得半导体重掺杂，欧姆金属与半导体之间的隧穿几率大大增加。同样，采用低功函数的金属，例如Ti、Al等，在不退火的情况下也可以实现优异的欧姆接触。不退火的欧姆金属的表面形貌大大改善，并有利于器件的小型化(scaling down)。(实施例7)本实施例涉及上述实施例1-6的半导体器件的制造方法。在本实施例中，首先利用本领域的技术人员公知的沉积方法，例如CVD、VPE、 MOCVD, LPCVD, PECVD、脉冲激光沉积(PLD)、原子层外延、MBE、溅射、蒸发等，在衬底(或基片)上沉积半导体层，该衬底可以是蓝宝石(Sapphire)、SiC、GaN、Si或者本领域的技术人员公知的任何其他适合生长氮化镓材料的任何基片或衬底，本发明对此没有任何限制。可选地，也可以在沉积半导体之前，在衬底上利用上述沉积方法沉积可选的成核层或缓冲层。沉积的半导体层可以是基于氮化物的任何半导体材料，例如III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。具体地，半导体层可以包括氮化镓(GaN)以及其他镓类化合物半导体材料，例如AWaN、InGaN等，也可以是镓类化合物半导体材料与其他半导体材料键合的叠层。镓类半导体材料的极性可以是Ga-极性，也可以是N-极性、 非极性或者半极性。接着，在半导体层上利用上述沉积方法沉积隔离层，该隔离层可以是能够与下面的半导体层形成异质结的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如Μ,Α ρΛ^Ο)彡X，y，ζ彡1)。也就是说，本发明对于沉积的半导体层和隔离层没有任何限制，只要二者之间能够形成异质结即可。由于在半导体层和隔离层之间形成半导体异质结，在异质结界面上的极化电荷引入了高浓度的二维电子气ODEG)。同时由于电离杂质散射被大大降低，电子具有很高的电子迁移率。接着，在隔离层上利用上述沉积方法沉积η型掺杂层，该η型掺杂层可以是基于氮化物的任何半导体材料，例如III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。具体地，η型掺杂层15可以包括氮化镓(GaN)以及其他镓类化合物半导体材料，例如AlGaNUnGaN等，也可以是镓类化合物半导体材料与其他半导体材料键合的叠层。优选， 在本实施例中，η型掺杂层为η型GaN层。η型掺杂层15的掺杂可以是均勻掺杂，也可以是梯度掺杂。距离η型掺杂层/隔离层界面较近时，可以采用较重的掺杂。因为此处的掺杂浓度高有助于降低隔离层的势垒， 降低源、漏电阻。距离η型掺杂层/隔离层界面较远时，可以采用较轻的掺杂，因为掺杂浓度低有助于材料生长的形貌。在距离η型掺杂层/欧姆金属较近时，可以采用较重的掺杂。 因为此处的掺杂浓度高有助于降低η型掺杂层与金属接触处的势垒宽度，提高电子的隧穿几率，降低源、漏电阻。另外，η型掺杂的掺杂剂可以是本领域的技术人员公知的任何掺杂剂，只要能够在 III族氮化物半导体材料中提供电子即可，例如Si，本发明对此没有任何限制。接着，蚀刻η型掺杂层以露出隔离层的一部分，并在隔离层的露出的部分上形成与η型掺杂层分离的栅极。栅极工艺可以采用但不限于下列方法得到(1)沉积第一表面钝化介质层；( 利用光刻或者电子束直写构图抗蚀剂，然后以抗蚀剂为掩模蚀刻第一表面钝化介质层和η型掺杂层，其中蚀刻采用选择性蚀刻，仅蚀刻η型掺杂层，停止在隔离层； (3)沉积第二表面钝化介质层，在栅槽的侧壁上也会沉积钝化层介质；(4)蚀刻第二表面钝化介质层，其中由于蚀刻为各向异性蚀刻，侧壁的蚀刻速率远低于表面钝化介质层的蚀刻速率，因此在栅槽的侧壁位置仍然保留介质层；( 利用光刻或者电子束直写构图栅帽的图形，然后蒸发栅极金属，这时栅槽侧壁处的介质层(例如SiN)隔离了栅脚与η型掺杂层的接触。这里只是举例说明了一种形成栅极的方法，本发明对此没有任何限制，可以采用本领域的技术人员公知的任何方法形成。另外，在形成栅极的过程中，可以将栅极形成为场板结构，或者在栅极和隔离层之间形成介质层，以形成绝缘栅结构，或者可以在栅极的附近形成浮栅结构，本发明对于形成这些结构的方法没有任何限制，可以采用本领域的技术人员公知的任何方法形成。最后，利用本领域的技术人员公知的任何方法，例如高温退火、离子注入、重掺杂等，形成与半导体层电气相通的源极和漏极。通过使用本实施例的形成半导体器件的方法，可以获得上述实施例1-6中描述的所有优点。应该理解，本发明是从版图设计的角度来增加半导体器件的击穿电压，因此上述实施例1-7中描述的耗尽型的氮化镓HEMT只是一个例子，本发明并不限于此。本发明既适用于工作在高电压大电流环境下的氮化镓ΗΕΜΤ，也可以适用于其他形式的晶体管，如金属氧化层半导体场效应晶体管(MOSFET)，金属绝缘层半导体场效应晶体管(MISFET)，双异质结场效应晶体管(DHFET)，结型场效应晶体管(JFET)，金属半导体场效应晶体管(MESFET)， 金属绝缘层半导体异质结场效应晶体管(MISHFET)或者其他场效应晶体管。并且，这些器件可以是增强型的，也可以是耗尽型的。以上虽然通过一些示例性的实施例对本发明的半导体器件以及用于制造半导体器件的方法进行了详细的描述，但是以上这些实施例并不是穷举的，本领域技术人员可以在本发明的精神和范围内实现各种变化和修改。因此，本发明并不限于这些实施例，本发明的范围仅以所附权利要求书为准。
权利要求
1.一种半导体器件，包括 在衬底上的半导体层； 在上述半导体层上的隔离层； 在上述隔离层上的η型掺杂层；与上述半导体层电气相通的源极和漏极；以及在上述隔离层上的与上述η型掺杂层分离的栅极。
2.根据权利要求1所述的半导体器件，还包括在上述栅极和上述η型掺杂层之间的钝化层。
3.根据权利要求1或2所述的半导体器件，其中，上述η型掺杂层与上述源极和漏极接触。
4.根据权利要求1或2所述的半导体器件，其中，上述栅极包括场板结构。
5.根据权利要求1或2所述的半导体器件，还包括浮栅结构。
6.根据权利要求1或2所述的半导体器件，还包括在上述栅极和上述隔离层之间的介质层。
7.根据权利要求1或2所述的半导体器件，其中，上述半导体层、上述隔离层和上述η 型掺杂层包括III族氮化物半导体层，其中III价原子包括铟、铝、镓或其组合。
8.根据权利要求1或2所述的半导体器件，其中，上述隔离层包括AlN层或Al组分大于30%的AlGaN层。
9.一种用于制造半导体器件的方法，包括以下步骤 在衬底上沉积半导体层；在上述半导体层上沉积隔离层；在上述隔离层上沉积η型掺杂层；蚀刻上述η型掺杂层以露出上述隔离层的一部分；在上述隔离层的露出的部分上形成与上述η型掺杂层分离的栅极；以及形成与上述半导体层电气相通的源极和漏极。
10.根据权利要求9所述的方法，还包括在上述栅极和上述η型掺杂层之间形成钝化层的步骤。
11.根据权利要求9或10所述的方法，其中，上述η型掺杂层与上述源极和漏极接触。
12.根据权利要求9或10所述的方法，其中，上述形成栅极的步骤包括形成场板结构和 /或浮栅结构的步骤。
13.根据权利要求9或10所述的方法，还包括在上述栅极和上述隔离层之间形成介质层的步骤。
14.根据权利要求9或10所述的方法，其中，上述半导体层、上述隔离层和上述η型掺杂层包括III族氮化物半导体层，其中III价原子包括铟、铝、镓或其组合。
15.根据权利要求9或10所述的方法，其中，上述隔离层包括AlN层或Al组分大于 30% 的 AlGaN 层。
16.根据权利要求9或10所述的方法，其中，上述形成源极和漏极的步骤包括利用离子注入或退火形成欧姆接触的步骤。
全文摘要
本发明涉及半导体器件及其制造方法。根据本发明的一个方面的半导体器件，包括在衬底上的半导体层；在上述半导体层上的隔离层；在上述隔离层上的n型掺杂层；与上述半导体层电气相通的源极和漏极；以及在上述隔离层上的与上述n型掺杂层分离的栅极。
文档编号H01L21/335GK102315261SQ201010226340
公开日2012年1月11日 申请日期2010年7月6日 优先权日2010年7月6日
发明者范爱民 申请人:西安能讯微电子有限公司