专利名称：一种具有线性缓冲层的soi超结ldmos制作方法
技术领域：
本发明涉及一种横向双扩散金属氧化物半导体(LDMOS，Lateral Double-diffused M0SFET)制作工艺，尤其是一种解决衬底辅助耗尽效应的具有线性缓冲 层的SOI超结LDMOS制作方法，属于半导体制造技术领域。
背景技术：
横向双扩散金属氧化物半导体(LDMOS，Lateral Double-diffused M0SFET)是 高压集成电路 HVIC(High Voltage Integrated Circuit)和功率集成电路 PIC(Power Integrated Circuit)的关键技术。其主要特征在于沟道区和漏区之间加入一段相对较长 的轻掺杂漂移区，该漂移区掺杂类型与漏端一致，通过加入漂移区，可以起到分担击穿电压 的作用。所谓超结LDM0S，是一种改进型LDM0S，即传统LDMOST的低掺杂N型漂移区被一 组交替排布的η型柱区和ρ型柱区所取代。理论上，由于ρ/η柱区之间的电荷补偿，超结 LDMOS可以获得很高的击穿电压，而高掺杂的N型柱区则可以获得很低的导通电阻，因此超 结器件可以在击穿电压和导通电阻之间取得一个很好的平衡。不过，由于衬底辅助耗尽效 应(substrate-assistedd印letion effects)的存在，降低了超结LDMOS器件的击穿电压。所谓衬底辅助耗尽效应是指横向的超结由于受到纵向电场的影响，使超结中对称 的ρ/η柱区不能同时被完全耗尽，其本质在于ρ/η柱区之间的电荷平衡被打破。对于SOI 衬底来说，在关态下，由于衬底的背栅作用，非均勻分布的电荷在纵向电场的作用下积累在 埋氧层和硅的上下界面处，加大了 ρ/η柱区之间的电荷差，导致ρ/η柱区无法在理论计算的 击穿电压下同时完全耗尽。理想情况下，即使采用精确的掺杂技术，使得ρ/η柱区内电荷总量保持一致，仍然 无法解决器件在施加偏置电压后，由衬底辅助耗尽效应带来的SOI埋氧层界面处电荷聚集 的问题，这将带来新的电荷不平衡，且这种电荷在沿着埋氧层界面方向上并非均勻分布。鉴于此，本发明提出一种可消除衬底辅助耗尽效应对SOI LDMOS漂移区电荷分布 的影响，提高器件击穿电压的线性缓冲层制作工艺。
发明内容
本发明要解决的技术问题在于提供一种具有线性缓冲层的SOI超结LDMOS制作方 法，可消除衬底辅助耗尽效应对SOI LDMOS漂移区电荷分布的影响，提高器件击穿电压。为了解决上述技术问题，本发明采用如下技术方案一种具有线性缓冲层的SOI超结LDMOS制作方法，包括以下步骤(A)用公式· —计算所需缓冲层杂质浓度；其中P BL为缓冲层杂质浓度，Tbl为缓冲层厚度，Vd为漏端偏置电压，Ld为漂移区长度，ε s为硅的介电系数，ε。χ为二氧化硅的介电系数，Ts为SOI的厚度，Τ。χ为SOI的埋氧 层厚度，Wp和Wn分别为ρ、η型柱区的宽度，q为电子电荷量；(B)制作缓冲层掺杂版图，使该缓冲层掺杂版图上开设有平行排列的N个窗口，每 个窗口的中心位置与版图一侧边缘的距离为Li = i*Ld/N，其中i表示第i个窗口，窗口宽 度为 Wi = i*Ld/N2 ；(C)采用SOI衬底，利用步骤(B)制作的缓冲层掺杂版图，根据步骤(A)计算的所 需缓冲层杂质浓度，控制注入剂量对SOI衬底的顶层硅进行离子注入，得到杂质纵向线性 分布的缓冲层；(D)在制作所述有缓冲层的SOI衬底上外延单晶硅至器件所需厚度；(E)利用多次离子注入方法在所述缓冲层旁形成ρ阱体区；(F)在所述ρ阱体区上靠近所述缓冲层的一端制作栅区；(G)在所述栅区的一侧利用离子注入方法在所述ρ阱体区上制作源区和体接触 区；(H)在所述栅区的另一侧利用离子注入方法在所述缓冲层上制作漂移区和漏区， 使所述漂移区位于所述P阱体区与漏区之间。其中，步骤(C)制作的缓冲层为η型缓冲层。作为本发明的优选方案之一，在步骤(D)之后，利用浅沟槽隔离技术制作沟槽隔 离结构，将包含了缓冲层的部分硅材料隔离出来用于后续制作P阱体区、栅区、源区、体接 触区、漂移区和漏区。作为本发明的优选方案之一，步骤(H)制作漂移区时，采用多次离子注入的方式， 在缓冲层上形成横向交替排列的η型柱区和ρ型柱区。其中，多次离子注入制作η型柱区 和ρ型柱区时，使它们的浓度分布一致。作为本发明的优选方案之一，步骤(F)制作栅区时，先制备一层栅介质材料，再在 所述栅介质材料上制备栅材料，然后通过光刻在所述P阱体区上靠近所述缓冲层的一端制 作出栅区，使所述栅区包括栅介质材料和栅材料。优选地，利用热氧化法形成所述栅介质材 料；所述栅材料为多晶硅材料。本发明的有益效果在于对于SOI LDMOS器件，当施加偏置电压后，由于衬底辅助耗尽效应在SOI埋氧层界 面处电荷聚集，假设表面势分布是线性的，且漂移区在击穿电压下完全耗尽，可以通过公式 推导埋氧界面某处的电荷密度同该点到沟道的距离X成线性关系，即Q(X) - X，亦即该处 距离沟道越远，不平衡电荷数越大，其极大值发生在最接近漏端的地方，因而最容易发生击穿。为解决剩余电荷密度在沿埋氧层界面方向上线性分布这一问题，本发明通过在p/ η柱区下方也同样引入一层杂质浓度为线性分布的η型缓冲层，抵消这种多余电荷，从而解 决衬底辅助耗尽效应带来的Pn柱区电子和空穴电荷失配这一问题。因此，本发明在理论的基础上，通过计算线性分布的剩余电荷对应的缓冲层杂质 浓度，只需一层光刻板，便可形成阶梯地、杂质浓度接近线性分布的缓冲层，从而抵消埋氧 层界面处的线性分布的剩余电荷，进而消除衬底辅助耗尽效应对SOI超结LDMOS漂移区电 荷分布的影响，提高器件的击穿电压。
图1为实施例制得的具有线性缓冲层的SOI超结LDMOS示意图
图2为实施例中缓冲层掺杂版图示意图3为实施例步骤(3)制备出缓冲层的示意图。
图1中各附图标记说明如下
1、源极
2、栅极
3、多晶硅栅材料层
4、η型柱区
5、ρ型柱区
6、漏极
7、沟槽隔离结构
8、绝缘埋层
9、体接触区
10、源区
11、体区
12、栅氧化材料层
13、漂移区
14、缓冲层
15、漏区
具体实施例方式下面结合附图进一步说明本发明，为了示出的方便附图并未按照比例绘制。如图1所示，SOI超结LDMOS器件通常由绝缘埋层8上的有源区和将有源区包围的 沟槽隔离结构7组成，其有源区包括栅区(包括多晶硅栅材料层3和栅氧化材料层12)、 体接触区9、源区10、体区11 (其在栅区之下的部分作为沟道)、漂移区13和漏区15。源区 10、漏区15分别位于沟道两端。漂移区13设于漏区15与沟道之间，它由横向交替排列的η 型柱区4和ρ型柱区5组成，可分担击穿电压。体接触区9与体区11相接触，避免浮体效 应。由于衬底辅助耗尽效应，对SOI超结LDMOS器件施加偏置电压后，在漂移区13下 方的绝缘埋层8界面处电荷聚集，且理论上剩余电荷线性分布。为了提高器件击穿电压，本 发明在漂移区13的下方引入一层杂质浓度为线性分布的η型缓冲层14，从而抵消线性分布 的剩余电荷，消除衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷分布的影响。实现该器件的工艺包括以下步骤(1)计算所需缓冲层杂质浓度hx+SoxTs)
{wn+wp).TBL其中P BL为缓冲层杂质浓度，Tbl为缓冲层厚度，Vd为漏端偏置电压，Ld为漂移区长度，ε s为硅的介电系数，ε。x为二氧化硅的介电系数，Ts Ssoi的厚度，T。x*SOI埋氧层 的厚度，Wp和Wn分别为P、η型柱区的宽度，q为电子电荷量。(2)根据工艺条件和精度要求制作缓冲层掺杂版图，将缓冲层掺杂版图分解成N 个窗口，每个窗口的中心位置与版图一侧边缘的距离为Li = i*Ld/N，其中i表示第i个窗 口，窗口宽度为Wi = i*Ld/N2。图2为10个窗口的缓冲层掺杂版图。(3)如图3所示，采用SOI衬底，对其顶层硅进行离子注入制作缓冲层14 利用步 骤(2)所制作的缓冲层掺杂版图，根据步骤(1)计算的所需缓冲层杂质浓度，控制注入剂量 进行离子注入，得到杂质纵向线性分布的缓冲层14，且该缓冲层14为η型缓冲层。使用缓 冲层掺杂版图时，其第一个窗口靠近沟道的位置，第N个窗口靠近漏区15的位置，使缓冲层 14形成与窗口相应的N个线性杂质区，由于窗口宽度逐步增大，杂质区的宽度也逐步增大， 从而使缓冲层14靠近沟道处杂质浓度为0，而靠近漏区15处的杂质浓度最高。(4)在上述制作有缓冲层14的SOI衬底上外延单晶硅至器件所需厚度。其中缓冲 层14上外延的厚度约为ρ或η型柱区4、5所需的厚度。(5)利用浅沟槽隔离(STI)技术制作沟槽隔离结构7，将包含了缓冲层14的部分 顶层硅材料隔离出来，该部分硅材料用于制备器件的有源区。(6)在上述被隔离的部分硅材料表面利用热氧化法形成一层栅氧化材料。(7)利用多次离子注入方式对所述部分硅材料中除缓冲层14以外的部分掺杂，形 成P阱体区11。P阱体区11靠近缓冲层14杂质浓度小(杂质区宽度最小)的一端。(8)在栅氧化材料上淀积多晶硅、掺杂形成多晶硅栅材料，并通过光刻在ρ阱体区 11上靠近缓冲层14的一端制作出栅区。栅区由栅氧化材料层12和多晶硅栅材料层3构 成。(9)制作漂移区13 采用多次离子注入的方式，在缓冲层14上依次形成横向交替 排列的η型柱区4和ρ型柱区5，使得η型柱区4和ρ型柱区5的浓度分布一致。其中，可 以基于工艺条件和电学指标，理论计算出η型柱区4和ρ型柱区5所需的宽度和深度及最 大击穿电压下完全耗尽情况对应的电荷浓度，从而制作出符合要求的器件。(10)在所述栅区的一侧，通过离子注入在ρ阱体区11上形成体接触区9和源区 10。(11)在所述栅区的另一侧，通过离子注入在漂移区13上远离栅区的一端形成漏 区15，从而完成有源区的制作，得到器件的核心结构。其中，制作ρ阱体区11、栅区、源区10、体接触区9、漂移区13和漏区15采用离子 注入、刻蚀等常规半导体工艺，本实施例仅是一种优选的步骤方法，具体制作时也可以有其 他的变化。制作的栅区和漏区15纵向排列，平行于缓冲层14的纵向线性分布杂质；而漂移 区13由横向交替排列的η型柱区4和ρ型柱区5组成，与其下方缓冲层14的纵向线性分 布杂质垂直。(12)采用LT0(低温二氧化硅)方式生长二氧化硅，覆盖整个有源区。(13)在所述二氧化硅上刻蚀出窗口，然后淀积金属，光刻，引出栅极2、源极1、漏 极6。(14)最后淀积氮化硅，生成钝化层。最后得到的器件如图1所示。
本发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述 实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案 均应涵盖在本发明的专利申请范围当中。
权利要求
一种具有线性缓冲层的SOI超结LDMOS制作方法，其特征在于，包括以下步骤(A)用公式计算所需缓冲层杂质浓度；其中ρBL为缓冲层杂质浓度，TBL为缓冲层厚度，Vd为漏端偏置电压，Ld为漂移区长度，εs为硅的介电系数，εox为二氧化硅的介电系数，Ts为SOI的厚度，Tox为SOI的埋氧层厚度，Wp和Wn分别为p、n型柱区的宽度，q为电子电荷量；(B)制作缓冲层掺杂版图，使该缓冲层掺杂版图上开设有平行排列的N个窗口，每个窗口的中心位置与版图一侧边缘的距离为Li＝i*Ld/N，其中i表示第i个窗口，窗口宽度为Wi＝i*Ld/N2；(C)采用SOI衬底，利用步骤(B)制作的缓冲层掺杂版图，根据步骤(A)计算的所需缓冲层杂质浓度，控制注入剂量对SOI衬底的顶层硅进行离子注入，得到杂质纵向线性分布的缓冲层；(D)在制作有所述缓冲层的SOI衬底上外延单晶硅至器件所需厚度；(E)利用多次离子注入方法在所述缓冲层旁形成p阱体区；(F)在所述p阱体区上靠近所述缓冲层的一端制作栅区；(G)在所述栅区的一侧利用离子注入方法在所述p阱体区上制作源区和体接触区；(H)在所述栅区的另一侧利用离子注入方法在所述缓冲层上制作漂移区和漏区，使所述漂移区位于所述p阱体区与漏区之间。FSA00000201640400011.tif
2.根据权利要求1所述一种具有线性缓冲层的SOI超结LDMOS制作方法，其特征在于 步骤(C)制作的缓冲层为η型缓冲层。
3.根据权利要求1所述一种具有线性缓冲层的SOI超结LDMOS制作方法，其特征在于 在步骤(D)之后，利用浅沟槽隔离技术制作沟槽隔离结构，将包含了缓冲层的部分硅材料 隔离出来用于后续制作P阱体区、栅区、源区、体接触区、漂移区和漏区。
4.根据权利要求1所述一种具有线性缓冲层的SOI超结LDMOS制作方法，其特征在于 步骤(H)制作漂移区时，采用多次离子注入的方式，在缓冲层上形成横向交替排列的η型柱 区和P型柱区。
5.根据权利要求4所述一种具有线性缓冲层的SOI超结LDMOS制作方法，其特征在于 制作η型柱区和ρ型柱区时，使它们的浓度分布一致。
6.根据权利要求1所述一种具有线性缓冲层的SOI超结LDMOS制作方法，其特征在于 步骤(F)制作栅区时，先制备一层栅介质材料，再在所述栅介质材料上制备栅材料，然后通 过光刻在所述P阱体区上靠近所述缓冲层的一端制作出栅区，使所述栅区包括栅介质材料 和栅材料。
7.根据权利要求6所述一种具有线性缓冲层的SOI超结LDMOS制作方法，其特征在于 利用热氧化法形成所述栅介质材料。
8.根据权利要求6所述一种具有线性缓冲层的SOI超结LDMOS制作方法，其特征在于 所述栅材料为多晶硅材料。
全文摘要
本发明公开了一种具有线性缓冲层的SOI超结LDMOS制作方法，该方法通过计算缓冲层杂质浓度，制作缓冲层掺杂版图，从而利用离子注入制作出杂质在横向上近似线性分布的缓冲层，然后在制作有缓冲层的SOI衬底上外延单晶硅至器件所需厚度，在缓冲层旁形成p阱体区，随后在p阱体区上制作栅区、源区、体接触区，并在缓冲层上制作漂移区和漏区，使所述漂移区位于所述p阱体区与漏区之间。该制作方法通过在超结下面引入一层杂质浓度在横向上近似线性分布的缓冲层，补偿纵向电场的剩余电荷，进而可消除衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷分布的影响，提高器件击穿电压。
文档编号H01L29/36GK101916730SQ20101023429
公开日2010年12月15日 申请日期2010年7月22日 优先权日2010年7月22日
发明者何大伟, 俞跃辉, 宋朝瑞, 徐大伟, 王中健, 程新红 申请人:中国科学院上海微系统与信息技术研究所;上海新傲科技股份有限公司