专利名称：在半导体芯片中构造mim电容器的方法和mim电容器的制作方法
技术领域：
本发明涉及半导体领域，更具体地说，涉及半导体芯片(semiconductordies)中 的电容器构造。
背景技术：
金属绝缘体金属(metal-insulator-metal，MIM)电容器已广泛用于半导体芯片 上集成的模拟和混合信号电路的构造中。典型地，MIM电容器包括位于下金属板和上金属 板之间的MIM电容器电介质，所述下金属板和上金属板构成MIM电容器的电极。通常，MIM 电容器可在后段工艺(Back End of Line, BEOL)处理过程中制作于半导体芯片上。常规的MIM电容器可通过例如以下方式来制作在BEOL处理过程中，在半导体芯 片上互连金属层之间可获得的未被占用的“垂直”空间中插入用作MIM电容器电介质的专 用电介质层，以及插入用作MIM电容器下、上电极的专用金属层。然而，在BEOL处理过程中 插入专用电介质和金属层以构成MIM电容器电介质以及MIM电容器下、上电极，需要多个处 理步骤和掩膜，这就增加了制造成本，是不期望出现的。比较本发明后续将要结合附图介绍的系统，现有技术的其它缺陷和弊端对于本领 域的技术人员来说是显而易见的。
发明内容
本发明提出一种使用作为电极的栅极金属(gate metal)和相关结构来构造MIM 电容器的方法，下面将结合至少一幅附图来充分展示和/或说明，并且将在权利要求中进 行完整的阐述。根据本发明的一方面，提出一种在半导体芯片中构造MIM电容器的方法，包括在基板上构造电介质一部(dielectric one segment)以及在所述电介质一部上 构造金属一部(metal one segment)，所述金属一部形成所述MIM电容器的下电极；在所述金属一部上构造电介质二部(dielectric two segment)以及在所述电介 质二部上构造金属二部(metal two segment)，所述金属二部的一部分形成所述MIM电容器 的上电极；所述金属一部包括第一栅极金属(gate metal)。作为优选，所述金属二部包括第二栅极金属。作为优选，所述第一栅极金属不同于第二栅极金属。作为优选，所述电介质一部形成于所述基板中的隔离(isolation)区域上。作为优选，所述方法进一步包括在所述金属二部上形成多晶硅层；以及对所述多晶硅层、所述金属二部以及所述电介质二部进行图案形成处理以形成 MIM电容器堆栈(stack)，其中所述MIM电容器堆栈包括覆盖所述金属二部的所述一部分的 多晶娃部(polysilicon segment)。
作为优选，所述方法进一步包括在所述多晶硅部上形成硅化物部 (silicidesegment)0作为优选，所述方法进一步包括构造与所述MIM电容器堆栈的各个边相邻的间隔 装置(spacer)。作为优选，所述金属二部不覆盖所述半导体芯片中的互连金属层(interconnect metal layer)0
作为优选，所述电介质二部包括高k电介质。 作为优选，所述电介质一部包括高k电介质。
根据本发明的再一方面，提出了一种半导体芯片中的MIM电容器，所述MIM电容器
位于基板上的所述MIM电容器的下电极，所述MIM电容器的下电极包括第一栅极
位于所述MIM电容器的所述下电极上的MIM电容器电介质； 位于所述MIM电容器电介质上的所述MIM电容器的上电极。 作为优选，所述MIM电容器的上电极包括第二栅极金属。 作为优选，所述第一栅极金属不同于第二栅极金属。
作为优选，所述MIM电容器的所述下电极位于所述基板中的隔离(isolation)区 作为优选，所述电容器进一步包括位于所述MIM电容器的所述上电极上的多晶硅
包括
^riM 域上。部。作为优选，所述电容器进一步包括位于所述MIM电容器的下电极和所述基板之间 的高k电介质。作为优选，所述MIM电容器电介质为高k电介质。作为优选，所述电容器进一步包括与所述MIM电容器的所述上电极的各个边相邻 的间隔装置(spacer) 0作为优选，所述电容器进一步包括位于所述多晶硅部上的硅化物部。作为优选，所述MIM电容器的上电极不覆盖所述半导体芯片中的互连金属层。
图1是实现本发明一实施例的方法流程图；图2A示出横截面示意图包括依据本发明一实施例进行处理的一部分晶片 (wafer)，对应于图1中流程图的初始步骤；图2B示出横截面示意图包括依据本发明一实施例进行处理的一部分晶片，对应 于图1中流程图的中间步骤；图2C示出横截面示意图包括依据本发明一实施例进行处理的一部分晶片，对应 于图1中流程图的中间步骤；图2D示出横截面示意图包括依据本发明一实施例进行处理的一部分晶片，对应 于图1中流程图的中间步骤；图2E示出横截面示意图包括依据本发明一实施例进行处理的一部分晶片，对应于图1中流程图的中间步骤；图2F示出横截面示意图包括依据本发明一实施例进行处理的一部分晶片，对应于图1中流程图的中间步骤；图2G示出横截面示意图包括依据本发明一实施例进行处理的一部分晶片，对应 于图1中流程图的结束步骤。
具体实施例方式本发明提出一种使用作为电极的栅极金属(gate metal)和相关结构来构造MIM 电容器的方法。下面的描述涵盖了实现本发明的详细内容。应当理解，本领域技术人员可 通过与本申请所描述方式的不同的方式来实现本发明。而且，为了突出本发明的创新点，一 些具体细节在此未做描述。图1是实现本发明一实施例的方法流程图。流程图100中未示出对本领域技术 人员来说显而易见的一些细节和特征。例如，一个步骤包括本领域熟知的一个或多个子步 骤或者涉及了本领域熟知的专用设备或材料。流程图100中的步骤170-182已充分描述 了本发明一实施例；然而，本发明可使用不同于流程图100所示的那些步骤。应当注意，流 程图100中示出的处理步骤可在被处理晶片的一部分上执行，在步骤170之前，该晶片包 括基板诸如硅基板、以及在MIM电容器中形成的隔离区域诸如浅沟道隔离(shalIowtrench isolation，简称STI)区域、基板的N沟道场效应晶体管(NFET)和P沟道场效应晶体管 (PFET)区域。在本申请中所述晶片称作晶片或半导体芯片或简称为芯片。而且，图2A-2G中的结构270-282分别示出了流程图100的步骤170-182的执行 结果。例如，结构270示出了步骤170处理之后的半导体结构，结构272示出了结构270经 步骤172处理之后的半导体结构，结构274示出了结构272经步骤174处理之后的半导体 结构，等等。参考图2A，图2A的结构270示出了图1中流程图100的步骤170完成之后的结构， 该结构包括基板。在结构270中，基板202 (例如可为硅基板)包括MIM电容器区域204、 NFET区域206、以及PFET区域208。MIM电容器区域204、NFET区域206、以及PFET区域208 是分别为在基板202上形成MIM电容器、NFET (例如NM0SFET)以及PFET (例如PM0SFET) 而指定的区域。在结构270中，隔离区域210、212和214(例如STI区域)形成于基板202 中。隔离区域210、212和214包括氧化硅或其他电介质材料。继续参见图1中的步骤170以及图2A中的结构，流程图100的步骤170在MIM电 容器区域204、NFET区域206以及PFET区域208，在基板202上形成电介质一层216，并在 电介质一层216上形成金属一层218。如图2A所示，电介质一层216位于隔离层210、212 和214和基板202上。电介质一层216可为例如高介电常数(高k)栅极电介质层(例如 用于形成NFET栅极电介质的高k电介质层)。电介质一层216包括例如金属氧化物诸如 二氧化铪(HfO2)、二氧化锆(ZrO2)或者类似物。电介质一层216可通过使用物理气相沉积 (PVD)工艺、化学气相沉积(CVD)工艺、或者其它沉积工艺在基板202上沉积高k电介质材 料诸如二氧化铪或二氧化锆来形成。图2A中，金属一层218包括栅极金属诸如用于NFET栅极的栅极金属。在本发明一 实施例中，金属一层218包括例如钽(Ta)、氮化钽(TaN)、氮化钛(TiN)或其他适用于NFET栅极的栅极金属。如图所示，金属一层218位于MIM电容器区域204、NFET区域206、和PFET 区域208的电介质一层216之上。金属一层218可通过使用PVD工艺、CVD工艺、或者其它 沉积工艺在电介质一层216上沉积钽(Ta)、氮化钽(TaN)、氮化钛(TiN)来形成。参考图1中的步骤172以及图2B中的结构272，流程图100的步骤172中，在MIM 电容器区域204中形成电介质一部220和金属一部222，在NFET区域206中形成电介质一 部224和金属一部226。如图2B所示，电介质一部220位于隔离区域210上，金属一部222 位于MIM电容器区域204中的电介质层220上。金属一部222可形成MIM电容器的底部 电极，该MIM电容器随后将形成于MIM电容器区域204中。图2B中，电介质一部224位于 基板202及隔离层210和212之上，金属一部226位于NFET区域206中的电介质一部224 上。电介质一部220和224以及金属一部222和226可通过对例如电介质一层216 (图2A 所示)和金属一层218 (图2A所示)进行适当的图案处理来实现。在图案处理过程(包括 掩膜步骤和蚀刻步骤)中，金属一层218和电介质一层216可从PFET区域208移除。流程 图100的步骤172的执行结果见图2B的结构272。参考图1中的步骤174以及图2C中的结构274，在流程图100的步骤174中，电介 质二层228可形成于PFET区域208中的基板202上、NFET区域206中的金属一部226上、 MIM电容器区域204中的金属一部222上、以及基板202中的隔离层210、212和214上。如 图2C所示，电介质二层228位于隔离层210、212和214上、PFET区域208中的基板202上、 NFET区域206中的金属一部226上、MIM电容器区域204中的金属一部222上。电介质二 层228可以为例如高k栅极电介质层(例如用于形成PFET栅极电介质的高k电介质)。在 本发明一实施例中，电介质二层228包括例如金属氧化物诸如氧化铪、氧化锆或者类似物。 在一实施例中，电介质二层228包括与电介质一层216相同的电介质材料。在另一实施例 中，电介质二层228包括与电介质一层216不同的电介质材料。电介质二层228可通过使 用PVD工艺、CVD工艺、或者其它沉积工艺在基板202上沉积高k电介质材料诸如氧化铪或 氧化锆来形成。如图2C所示，金属二层230包括栅极金属诸如用于PFET栅极的栅极金属。在本 发明一实施例中，金属二层230包括例如钼(Mo)、钌(Ru)、氮碳化钽(TaCN)或其他适用于 PFET栅极的金属。金属二层230位于MIM电容器区域204、NFET区域206、PFET区域208 中的电介质二层228上。金属二层230可通过使用PVD工艺、CVD工艺、或者其它沉积工艺 在电介质二层228上沉积金属层诸如钼、钌或氮碳化钽来形成。金属二层230包括与金属 一层218(图2A所示)中的金属相比具有不同功函数(workfimction)的金属。流程图100 的步骤174的执行结果见图2C中的结构274。参考图1中的步骤176以及图2D中的结构276，在流程图100的步骤176中，电介 质二部232以及金属二部234可形成于MIM电容器区域204中的金属一部222上，电介质二 部236和金属二部238可形成于PFET区域208的基板202上。如图2D所示，在MIM电容器 区域204中，电介质二部232位于金属一部222上，金属二部234位于电介质二部232上。 如图2D所示，在PFET区域208中，电介质二部236位于基板202、隔离层212和214上，金 属二部238位于电介质二部236上。电介质二部232和236以及金属二部234和238可通 过例如对电介质二层228 (图2C所示)和金属二层230 (图2C所示)进行适当的图案处理 来形成。在图案处理过程中(包括掩膜步骤和蚀刻步骤)，金属二层230和电介质一层228
6可在蚀刻步骤中从NFET区域206移除。流程图100的步骤176的执行结果见图2D的结构 276。参考图1中的步骤178以及图2E中的结构278，在流程图100的步骤178中，多 晶硅层240可形成于MIM电容器区域204中的金属二层234上、NFET区域206中的金属一 层226上和PFET区域208中的金属二层238上。多晶硅层240还可形成于MIM电容器区 域204和NFET区域206中的隔离区域210上、以及NFET区域206和PFET区域208中的 隔离区域212上。如图2E所示，多晶硅层240位于金属二部234、隔离区域210、金属一部 226、隔离区域212以及金属二部238上。多晶硅层240包括多晶硅，可用于NFET区域206 和PFET区域208中的栅极的形成以及MIM电容器区域204中的MIM电容器的形成。多晶 硅层240可通过例如使用低压CVD(LPCVD)工艺或其他适合的沉积工艺在MIM电容器区域 204,NFET区域206以及PFET区域208中一致地沉积一层多晶硅层来形成。流程图100的 步骤178的执行结果见图2E中的结构278。参考图1中的步骤180以及图2F中的结构280，在流程图100的步骤180中，NFET 栅极堆栈244形成于NFET区域206中，PFET栅极堆栈246形成于PFET区域208中，MIM电 容器堆栈242形成于MIM电容器区域204中。其中MIM电容器堆栈242包括MIM电容器上 电极和MIM电容器电介质。MIM电容器堆栈242包括电介质二段247 (为电介质二部232 (图 2E所示)中的一段)、金属二段248(为金属二部234(图2E所示)中的一段)以及多晶硅 249。如图2F所示，在MIM电容器区域204中，电介质二段247位于金属一部222上、金属 二段248位于电介质二段247上、且多晶硅部249位于金属二段248上。如图2F所示，电 介质二段247构成MIM电容器245的MIM电容器电介质，金属二段248构成MIM电容器245 的上电极。而且，金属一部222 (在流程图100的步骤172形成)构成MIM电容器245的下 电极。如图2F所示，NFET栅极堆栈244包括位于基板202上的电介质一段250、位于电 介质一段250上的金属一段251、以及位于金属一段251上的多晶硅部252。在NFET栅极 区域244中，电介质一段250构成NFET栅极电介质，金属一段251构成NFET。如图2F所 示，PFET栅极堆栈246包括位于基板202上的电解质二段253、位于电介质二段253上的金 属二部254、以及多晶硅部255 (位于金属二段254上)。在PFET栅极堆栈246中，电介质 二段253构成了 PFET栅极电介质，金属二段254构成了 PFET金属栅极。MIM电容器堆栈242可通过对金属二部234和电介质二部232 (图2D所示)进行 适当的图案处理来形成，NFET栅极堆栈244可通过对金属一部226以及电介质一部224 (图 2D所示)进行适当的图案处理来形成，PFET栅极堆栈246可通过对金属二部238和电介质 二部236 (图2D所示)进行适当的图案处理来形成。图案处理过程用于形成MIM电容器堆 栈242、NFET栅极堆栈244以及PFET栅极堆栈246，该过程包括掩膜步骤和蚀刻步骤。流 程图100的步骤180的执行结果见图2F的结构280。参考图1中的步骤182以及图2G中的结构282，在流程图100的步骤182中，间隔 装置256和257、硅化物部261、连接器267和268、以及互连金属部269和283形成于MIM电 容器区域204中；间隔装置258、硅化物部262和264以及连接器和互连金属部形成于NFET 区域206 ；间隔装置260、硅化物部263和265、以及连接器和互连金属部形成于PFET区域 208 ；夹层电介质266形成于MIM电容器区域204、NFET区域206和PFET区域208。在流程图100的步骤182中，源/漏极区域(图2G未示出)形成于与NFET区域206中的NFET栅 极堆栈244相邻以及与PFET区域208中的PFET栅极堆栈246相邻的基板202中。如图2G所示，间隔装置256设置在与MIM电容器堆栈242的各个边相邻的位置， 间隔装置257设置在与金属一部222和电介质一部220相邻的位置，间隔装置258设置在 与NFET栅极堆栈244的各个边相邻的位置，间隔装置260位于与PFET栅极堆栈246的各 个边相邻的位置。间隔装置256、257、258和260包括氧化硅或本领域熟知的其他电介质材 料。间隔装置256、257、258和260可通过使用CVD工艺或其他沉积工艺在MIM电容器堆栈 242、金属一部222、NFET栅极堆栈244以及PFET栅极堆栈246沉积一层电介质材料诸如氧 化硅，并通过刻蚀工艺适当地刻蚀该层电介质材料来形成。如图2G所示，硅化物部261位于MIM电容器堆栈242的多晶硅化物部249上，硅 化物部262位于NFET栅极堆栈244中的多晶硅部252、硅化物部264位于与NFET栅极堆 栈244邻近的基板202上，硅化物部263位于PFET栅极堆栈246中的多晶硅部255上，以 及硅化物部265位于与PFET栅极堆栈246相邻的基板202上。应当注意，硅化物部可扩散 (extend)至在其上形成该硅化物部的部分中。因此，例如硅化物部261可扩散至MIM电容 器堆栈242的多晶硅部249中。硅化物部261、262、263、264和265包括金属硅化物诸如镍 硅化物或钴硅化物，可以本领域熟知的方式形成。如图2G所示，夹层电介质266位于MIM 电容器245、NFET栅极堆栈244、PFET栅极堆栈246、隔离区域210、212和214以及基板202 上。夹层电介质266包括氧化硅或其他电介质材料，可通过例如使用CVD工艺或其他沉积 工艺在MIM电容器245、NFET栅极堆栈244、PFET栅极堆栈246、隔离区域210、212和214 以及基板202上沉积一层电介质材料(诸如氧化硅)来形成。如图2G所示，连接器267位于MIM电容器245的金属一部222上，连接器268位 于MIM电容器245的硅化物部261上。连接器诸如连接器267和268可形成于夹层电介质 266中，如本领域熟知的那样，通过在夹层电介质266中蚀刻连接器通道并使用钨或其他金 属或金属堆栈来填充该连接器通道来实现。如图2G所示，互连金属部269位于连接器267 上，互连金属部283位于连接器268上，互连金属部269和283也位于夹层电介质266上。 互连金属部269和283位于互连金属层284中，互连金属层284可作为半导体芯片中的第 一互连金属层。互连金属部269和283包括例如金属诸如铝或铜，可通过以本领域熟知的 方式沉积在夹层电介质266上沉积金属层并对金属层进行掩膜、刻蚀处理来形成。如图2G所示，互连金属部269通过连接器267与金属一部222电连接，形成MIM 电容器245的下电极。因此，互连金属部269可提供与MIM电容器245的下电极的电连接。 如图2G所示，互连金属部283通过连接器268与硅化物部261电连接，硅化物部261通过多 晶硅部249与金属二部248电连接，形成MIM电容器245的上电极。因此，互连金属部283 提供与MIM电容器245上电极的电连接。进一步地，如图2G所示，还形成了 NFET 241和 PFET 243，其中NFET 241 (例如NM0SFET)包括NFET栅极堆栈244和源极/漏极区域(图 2G未示出)，PFET 243 (例如PM0SFET)包括PFET栅极堆栈246和源极/漏极区域(图2G 未示出)。图2G中还示出，MIM电容器245位于互连金属层284(也即半导体芯片中的第一 互连金属层)和基板202之间。因此，MIM电容器245的下和上电极不覆盖半导体芯片中 的互连金属层。应当注意，在图2G中，为简洁起见，仅示出了连接器267和268和互连金属部269和283。流程图100的步骤182的执行结果见图2G中的结构282。在图2A-2G所示的本发明的实施例中，MIM电容器堆栈242对应于PFET栅极堆栈 246。因此，MIM电容器堆栈242的金属二段248 (也即MIM电容器245的上电极)包括与 PFET栅极堆栈246中的金属栅极相同的栅极金属。而且，在图2A-2G所示的本发明的实施 例中，金属一部222 (也即MIM电容器245的下电极)包括与NFET栅极堆栈244的金属栅 极相同的栅极金属。然而，在另一实施例中，是以不同的顺序形成MIM电容器245、NFET栅 极堆栈244以及PFET栅极堆栈246，其中MIM电容器堆栈242对应于NFET栅极堆栈244。 因此，在此实施例中，MIM电容器245的上电极包括与NFET栅极堆栈244的金属栅极相同 的栅极金属，MIM电容器245的下电极包括与PFET栅极堆栈246中的金属栅极相同的栅极 ^^ I^l ο通过使用高k栅极电介质材料用作MIM电容器电介质，栅极金属用作MIM电容器 的下电极和上电极，形成本发明一实施例的MIM电容器245的过程与用做高级处理技术 (诸如45.0纳米(nm)和更小的处理技术)的高k金属栅极过程相兼容。而且，通过使用高 k栅极电介质材料作为MIM电容器电介质，栅极金属用作MIM电容器的下电极和上电极，本 发明一实施例的MIM电容器245可提供大于大约20. 0 fF (femtofarads)/um2的电容密度 (capacitance density)，因此，有利地减少了 MIM电容器芯片的面积。通过在基板的MIM电容器区域中形成MIM电容器，同时在基板的NFET区域中形成 NFET栅极堆栈以及在基板的PFET区域中形成PFET栅极堆栈，本发明一实施例有利地形成 MIM电容器(例如MIM电容器245)，除了形成NFET和PFET栅极堆栈所需的掩膜之外无需 任何额外的掩膜操作。而且，通过同时形成MIM电容器和NFET和PFET栅极堆栈，与在BEOL 处理过程中半导体芯片中的互连金属层之间形成常规MIM电容器的电容量相比，本发明实 施例的MIM电容器的电容量更易控制，因此，如上所述，本发明提供了一种使用栅极金属作为上电极和下电极，栅极电介 质材料诸如高k栅极电介质材料作为MIM电容器电介质的MIM电容器。本发明的MIM电容 器可与NFET和PVFET栅极堆栈同时形成，除了形成NFET和PFET栅极堆栈所需的掩膜之外 无需额外的掩膜。由于无需额外的掩膜，与BEOL处理过程中在半导体芯片中构造互连金属 层的常规MIM电容器相比，本发明提供的MIM电容器可以低很多的成本来构造。而且，相比 常规的MIM电容器，本发明提供的MIM电容器的电容量更易控制。本发明是通过一些实施例进行描述的，本领域技术人员知悉，在不脱离本发明的 精神和范围的情况下，可以对这些特征和实施例进行各种改变或等同替换。另外，在本发明 的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明 的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利 要求范围内的实施例都属于本发明的保护范围。
权利要求
1.一种在半导体芯片中构造MIM电容器的方法，其特征在于，包括在基板上构造电介质一部以及在所述电介质一部上构造金属一部，所述金属一部形成 所述MIM电容器的下电极；在所述金属一部上构造电介质二部以及在所述电介质二部上构造金属二部，所述金属 二部的一部分形成所述MIM电容器的上电极； 所述金属一部包括第一栅极金属。
2.根据权利要求1所述的方法，其特征在于，所述金属二部包括第二栅极金属。
3.根据权利要求2所述的方法，其特征在于，所述第一栅极金属不同于第二栅极金属。
4.根据权利要求1所述的方法，其特征在于，所述电介质一部形成于所述基板中的隔 离区域上。
5.根据权利要求1所述的方法，其特征在于，所述方法进一步包括 在所述金属二部上形成多晶硅层；以及对所述多晶硅层、所述金属二部以及所述电介质二部进行图案形成处理以形成MIM电 容器堆栈，其中所述MIM电容器堆栈包括覆盖所述金属二部的所述一部分的多晶硅部。
6.一种半导体芯片中的MIM电容器，其特征在于，所述MIM电容器包括位于基板上的所述MIM电容器的下电极，所述MIM电容器的下电极包括第一栅极金属；位于所述MIM电容器的所述下电极上的MIM电容器电介质； 位于所述MIM电容器电介质上的所述MIM电容器的上电极。
7.根据权利要求6所述的MIM电容器，其特征在于，其中所述MIM电容器的上电极包括第二栅极金属。
8.根据权利要求7所述的MIM电容器，其特征在于，所述第一栅极金属不同于第二栅极金属。
9.根据权利要求6所述的MIM电容器，其特征在于，所述MIM电容器的所述下电极位于 所述基板中的隔离区域上
10.根据权利要求6所述的MIM电容器，其特征在于，所述MIM电容器进一步包括位于 所述MIM电容器的所述上电极上的多晶硅部。
全文摘要
本发明涉及一种在半导体芯片中构造MIM电容器的方法和半导体芯片中的MIM电容器。在半导体芯片中构造MIM电容器的方法包括在基板上构造电介质一部以及在电介质一部上构造金属一部，所述金属一部形成MIM电容器的下电极。所述方法进一步包括在所述电介质一部上构造电介质二部以及在电介质二部上构造金属二部，所述金属二部的一部分形成所述MIM电容器的上电极。所述金属一部包括第一栅极金属。所述金属二部包括第二栅极金属。
文档编号H01L27/02GK101996864SQ201010248569
公开日2011年3月30日 申请日期2010年8月9日 优先权日2009年8月7日
发明者夏为, 阿基拉·易托, 陈向东 申请人:美国博通公司