专利名称：悬空鳍片的制备方法
技术领域：
本发明属于半导体技术领域，尤其涉及一种鳍片结构的制备方法。
背景技术：
随着集成电路产业按照Moore定律持续向前发展，CMOS器件的特征尺寸持续缩小。平面体硅CMOS结构器件遇到了严峻的挑战，比如严重的短沟道效应(SCE)、源漏泄漏电流、漏致势垒降低效应(DIBL)等。为了克服以上问题，各种新结构器件应运而生，器件的栅结构从最初的单栅发展到双栅(FinFET，鳍式晶体管)、多栅直到完全包围沟道的环栅结构。栅控能力和抑制短沟道效应的能力随着栅的数目的增多而不断增强。而以上新结构器件，如双栅、多栅和环栅器件的制备，基本都涉及鳍片结构沟道的制备。尤其是环栅器件，需要制备悬空鳍片结构。目前国际上主要采用SOI衬底来制备环栅结构器件。由于SOI衬底存在天然的BOX氧化层作为牺牲层，制备环栅结构器件更为容易。采用SOI衬底还有以下优点S0I衬底存在天然的BOX氧化层，很容易实现器件之间的隔离，避免了体硅衬底存在的闩锁效应；制备工艺简单；很容易抑制底部的寄生晶体管；寄生电容小；速度高；抗辐射效应好。但是采用SOI衬底来制备环栅结构器件也存在诸多问题，例如S0I衬底存在自加热效应和浮体效应，在制造中需要复杂的源漏工程以降低源漏寄生电阻，一般来说SOI衬底要比普通体硅衬底的价格昂贵许多。由于目前主流的半导体制造工艺仍然是采用体硅衬底，因此如何在体硅衬底上实现环栅结构器件的制备成为一个研究的热点。而在体硅衬底上制备环栅结构器件，首先就要考虑如何在体硅衬底上制备悬空鳍片结构，这对于环栅结构器件的应用以及半导体产业的发展具有重要意义。
发明内容
本发明目的在于提供一种新的、易于集成的、与平面CMOS工艺兼容性好的悬空鳍片的制备方法。为了实现上述目的，本发明的主要步骤包括在半导体衬底上形成介质层；刻蚀所述介质层及半导体衬底以嵌入所述半导体衬底形成至少两个凹槽，所述凹槽之间形成鳍片；在所述鳍片的侧壁形成侧墙；刻蚀所述凹槽及鳍片底部的半导体衬底形成悬空鳍片； 在所述鳍片和凹槽的下方形成隔离介质层。优选地，所述介质层包括Si02、TEOS或Si3N4。优选地，所述鳍片的宽度为10-60nm。优选地，所述在所述鳍片的侧壁形成侧墙的步骤包括在所述半导体衬底上形成第二介质层；刻蚀所述第二介质层以形成侧墙。优选地，所述刻蚀所述凹槽及鳍片底部的半导体衬底形成悬空鳍片的步骤包括 采用各向同性的刻蚀方法进一步刻蚀所述凹槽以使所述凹槽进一步延伸到所述半导体衬底中，同时凹槽向鳍片底部延伸直至两个相邻的凹槽在鳍片的底部发生连通，形成悬空鳍片。优选地，所述隔离介质层包括填充介质层，则所述在所述鳍片和凹槽的下方的形成隔离介质层的步骤包括在半导体衬底上形成填充介质层；进一步回刻填充介质层将鳍片完全露出，在凹槽的底部留有一层填充介质层形成隔离介质层；所述隔离介质层的厚度为 50-300nm。优选地，所述半导体衬底为体硅衬底。从上述技术方案可以看出，本发明有以下有益效果1、本发明提供的这种制备悬空鳍片结构的方法，在体硅衬底上实现了鳍片结构的制备，有利于实现在体硅衬底上制备环栅结构器件；2、本发明提供的这种制备悬空鳍片结构的方法，制备工艺简单可行，易于集成，与平面CMOS工艺兼容性好；3、本发明提供的这种制备悬空鳍片结构的方法，底部采用氧化层形成隔离结构， 有利于抑制底部寄生晶体管，消除底部的泄漏电流通道，提高器件的性能。
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中图1-7示出了根据本发明实施例的方法制备悬空鳍片结构的流程中对应的各结构剖面图；附图标记说明101，Si衬底；102，STI隔离；103，介质层；104，凹槽结构；105，鳍片；106，侧墙; 107，填充介质层。应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本发明范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。图1 7详细示出了根据本发明实施例制备悬空鳍片结构的各步骤对应的结构剖面图。以下，将参照这些附图来对根据本发明实施例的各个步骤予以详细说明。首先参考图1，在半导体衬底101上形成浅沟槽隔离(STI，SiallowTrench Isolation) 102。具体地，所述半导体衬底101可以是半导体制造领域中常用的衬底材料，对于本发明的实施例，优选采用体Si衬底。接着如图2所示，在半导体衬底101上形成介质层103。所述介质层103可以包括Si02、TE0S、Si3N4或其他介质材料，在本发明的实施例中优选为SiO2，可以通过热生长形成，厚度约为30-70nm，该介质层103可以在后续的刻蚀过程中能够有效地保护后续形成的鳍片。图3A示出了沿半导体衬底101表面的示意图，图;3B为图3A中AA’方向的剖视图。如图3A JB所示，对所述衬底101进行刻蚀以嵌入半导体衬底101中形成至少两个凹槽104。图中仅示出两个凹槽，对于本领域的普通技术人员来说，可知可以有任意多的凹槽。 刻蚀形成所述凹槽104的方法例如可以是采用电子束曝光正性抗蚀剂并反应离子刻蚀形成陡直的宽度约为400nm*400nm、间距为10-60nm的两相邻凹槽106。凹槽的形状只是示例，本发明对此不做限制。在凹槽之间形成了鳍片105，所述鳍片105也称为硅岛(Silicon Island)，鳍片的宽度可以根据实际需要选择，例如10-60nm。图4为图3A所示方向的结构在形成侧墙之后的示意图。如图4所示，在所述鳍片 105的两侧形成侧墙。所述侧墙的结构可以是单层或多层的，可以是“D”型侧墙或“I”型侧墙或其他形状的侧墙，本发明对此不做限制。侧墙的形成有利于保护鳍片105在后续的刻蚀过程中不被破坏。首先，在整个半导体结构上覆盖第二介质层，例如可以是Si02、TE0S 或其他介质材料，在本发明的实施例中优选为TE0S，可以通过化学气相淀积、原子层淀积或其他方法形成，厚度约为20-60nm。接着对所述第二介质层进行刻蚀，例如采用反应离子刻蚀(RIE, Reactive Ior^tch)，从而形成了侧墙 106。接着，参考图5，在所述凹槽104及鳍片105底部的半导体衬底形成悬空鳍片 105’。具体地，进一步刻蚀所述凹槽104以使所述凹槽104进一步延伸到所述半导体衬底 101中，所述凹槽104延伸的部分增大，同时凹槽104向鳍片105底部延伸直至两个相邻的凹槽104在鳍片105的底部发生连通，形成悬空鳍片105’和底部连通的凹槽104’。进一步刻蚀凹槽104的方法可以采用各向同性的干法或湿法刻蚀，优选地可以采用干法进一步刻蚀所述凹槽104进入到鳍片105底部所在平面下方的衬底101中100-300nm的深度，或者也可以采用湿法腐蚀的方法进行刻蚀。刻蚀过程中应当根据所述鳍片105的厚度控制腐蚀的速度和时间以保证腐蚀过程中鳍片底部的硅衬底被全部横向腐蚀掉，以便使得相邻的凹槽底部完全连通。接着参考图6、图7，在所述凹槽104’及鳍片105’底部的半导体衬底形成隔离介质层107’。具体地，首先，如图6所示在半导体衬底上淀积一层填充介质层107，将整个凹槽104’，包括鳍片105’底部全部填满。所述填充介质层107可以包括Si02、TE0S、低温氧化物(LTO，lowtemperature oxide)或其他介质材料，在本发明的实施例中优选为TE0S，可以通过化学气相淀积(CVD)形成，厚度约为250-500nm。接着，如图7所示进一步回刻填充介质层107将悬空鳍片105’完全露出，在凹槽的底部留有一层填充介质层做为器件与衬底之间的隔离介质层107’。该隔离介质层107’有利于抑制底部寄生晶体管，消除底部的泄漏电流通道，提高器件的性能。回刻的过程中同时将悬空鳍片105’顶部的介质层以及两侧的侧墙同时去除，还要将悬空鳍片105’底部相邻的填充介质层去除使得凹槽104’底部相通。这样就形成了根据本发明的实施例得到的悬空鳍片结构。在图7所示的结构中， 鳍片下方的半导体有一层隔离介质层，有利于抑制底部寄生晶体管，消除底部的泄漏电流通道，提高器件的性能。此外，本发明的实施例能够在体硅衬底上实现悬空鳍片结构的制备，有利于实现在体硅衬底上制备环栅结构器件。该方法采用传统的基于准平面的自顶向下工艺，制备工艺简单可行，与CMOS平面工艺具有良好的兼容性，并且易于集成。。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
权利要求
1.一种悬空鳍片的制备方法，包括在半导体衬底上形成介质层；刻蚀所述介质层及半导体衬底以嵌入所述半导体衬底形成至少两个凹槽，所述凹槽之间形成鳍片；在所述鳍片的侧壁形成侧墙；刻蚀所述凹槽及鳍片底部的半导体衬底形成悬空鳍片；在所述鳍片和凹槽的下方形成隔离介质层。
2.根据权利要求1所述的方法，其中，所述介质层包括Si02、TEOS或Si3N4。
3.根据权利要求1所述的方法，其中，所述鳍片的宽度为10-60M1。
4.根据权利要求1所述的方法，其中，所述在所述鳍片的侧壁形成侧墙的步骤包括在所述半导体衬底上形成第二介质层；刻蚀所述第二介质层以形成侧墙。
5.根据权利要求4所述的方法，其中所述第二介质层包括SiO2、或TE0S，厚度为 20-60nm。
6.根据权利要求1所述的方法，所述刻蚀所述凹槽及鳍片底部的半导体衬底形成悬空鳍片的步骤包括采用各向同性的刻蚀方法进一步刻蚀所述凹槽以使所述凹槽进一步延伸到所述半导体衬底中，同时凹槽向鳍片底部延伸直至两个相邻的凹槽在鳍片的底部发生连通，形成悬空鳍片。
7.根据权利要求1所述的方法，所述隔离介质层包括填充介质层，所述在所述鳍片和凹槽的下方的形成隔离介质层的步骤包括在半导体衬底上形成填充介质层；进一步回刻填充介质层将鳍片完全露出，在凹槽的底部留有一层填充介质层形成隔离介质层。
8.根据权利要求7所述的方法，其中，所述隔离介质层的厚度为50-300nm。
9.根据权利要求1至8中任一项所述的方法，其中，所述半导体衬底为体硅衬底。
全文摘要
本申请公开了一种悬空鳍片的制造方法，包括在半导体衬底上形成介质层；刻蚀所述介质层及半导体衬底以嵌入所述半导体衬底形成至少两个凹槽，所述凹槽之间形成鳍片；在所述鳍片的侧壁形成侧墙；刻蚀所述凹槽及鳍片底部的半导体衬底形成悬空鳍片；在所述鳍片和凹槽的下方形成隔离介质层。该方法采用传统的基于准平面的自顶向下工艺，与CMOS平面工艺具有良好的兼容性，并且易于集成。
文档编号H01L21/02GK102543668SQ20101057856
公开日2012年7月4日 申请日期2010年12月8日 优先权日2010年12月8日
发明者周华杰, 宋毅, 徐秋霞 申请人:中国科学院微电子研究所