专利名称：Mos器件的制作方法
技术领域：
本发明涉及半导体技术领域，更具体地，本发明涉及一种MOS器件的制作方法。
背景技术：
随着半导体技术的飞速发展，半导体器件特征尺寸逐渐减小，对芯片制造工艺也相应提出了更高的要求。在小尺寸的MOS器件中，为了减小氮化硅侧壁所产生的应力问题，晶体管栅极的侧壁通常采用氧化硅-氮化硅-氧化硅(ONO)夹层结构。其中，氧化硅与多晶硅材质的栅极之间具有较低的应力以及较好的粘附性，所述ONO侧壁能够实现对栅极更为良好的保护。更多关于具有ONO侧壁的MOS器件的制作方法可以参见专利号为 ZL2006101168433的中国专利。图1至图5为上述MOS器件制作方法部分步骤的剖面示意图。如图1所示，提供半导体衬底10，在所述半导体衬底10上依次形成栅介质层11以及多晶硅层12。其中，所述半导体衬底10可以为单晶硅衬底，所述栅介质层11的材质可以为氧化硅。所述栅介质层11与多晶硅层12均可以采用化学气相沉积形成。如图2所示，刻蚀多晶硅层12以及栅介质层11，形成栅极13。具体包括，使用光刻胶掩模，定义栅极的形成位置，依次刻蚀所述多晶硅层12以及栅介质层11，直至露出所述半导体衬底10，剩余的栅介质层11及其表面的多晶硅层12构成MOS器件的栅极13。如图3所示，采用热氧化工艺，形成所述ONO结构的第一层氧化硅薄膜14。所述第一层氧化硅薄膜14由栅极13上的多晶硅以及半导体衬底10上的单晶硅氧化形成。现有技术存在如下问题一方面，在刻蚀多晶硅层12以及栅介质层11形成栅极结构13时，容易对半导体衬底10产生过刻蚀；另一方面，通过热氧化形成所述第一层氧化硅薄膜14时，所述栅极13上的多晶硅以及半导体衬底10上的单晶硅均会有所消耗；上述两方面因素造成半导体衬底10的表面厚度存在一定的损失，上述厚度损失在大特征尺寸器件的制造工艺中可以忽略不计，但在小特征尺寸器件中，则会存在一定问题。进一步如图4所示，在栅极13两侧的半导体衬底10表面，形成所述第一层氧化硅薄膜14后，所述半导体衬底10的表面高度将降低，上述现象称之为硅凹陷(Silicon recess)。所述硅凹陷将使得栅极13底部，也即栅介质层11底部与沟道之间，存在一定距离H。在小特征尺寸的MOS器件中，所述距离H将使得栅极13对沟道的控制能力降低，而导致晶体管的阈值电压升高，从而影响MOS器件的电性能。
发明内容
本发明的目的在于提供一种MOS器件的制作方法，改善小特征尺寸下，MOS器件中的硅凹陷所带来的问题。本发明提供的一种MOS器件的制作方法，其特征在于，包括提供半导体衬底，在所述半导体衬底的表面形成硬掩模层； 刻蚀所述硬掩模层以及半导体衬底形成第一凹槽，所述第一凹槽的底面低于半导体衬底的表面，两者之间具有高度差；在所述第一凹槽底部半导体衬底表面形成栅介质层；填充所述第一凹槽形成栅电极；去除所述硬掩模层；采用热氧化工艺在半导体衬底表面形成薄膜氧化层；所述薄膜氧化层的底面高于所述栅介质层的底面，或与之平齐。可选的，所述硬掩模层为氮化硅。所述硬掩模层采用化学气相沉积工艺形成，厚度范围为200 A~2000 A。所述刻蚀所述硬掩模层以及部分半导体衬底形成第一凹槽包括在硬掩模层的表面形成光刻胶图形；以所述光刻胶图形为掩模刻蚀所述硬掩模层，直至露出半导体衬底；继续刻蚀半导体衬底，刻蚀深度等于所述高度差。可选的，所述高度差为5nm 50nm。所述第一凹槽的宽度范围为300 A-1000 A0 所述在第一凹槽内形成栅介质层采用热氧化工艺或化学气相沉积工艺。所述在第一凹槽内形成栅电极包括采用化学气相沉积工艺在硬掩模层的表面形成多晶硅层，且所述多晶硅层填满第一凹槽；采用化学机械研磨工艺减薄所述多晶硅层，直至露出硬掩模层。可选的，所述去除硬掩模层采用选择性湿法刻蚀工艺。具体的，所述去除硬掩模层采用热磷酸。可选的，所述薄膜氧化层的厚度范围为5nm 50nm。与现有技术相比，本发明具有以下优点栅极的底部低于半导体衬底表面，具有高度差；且使得热氧化形成薄膜氧化层时，半导体衬底损失的厚度不大于所述高度差，从而消除栅极底部与沟道之间的间距，进而避免了硅凹陷对MOS器件电性能的影响。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。图1至图3是现有MOS器件制作方法部分步骤的剖面示意图；图4是现有技术中硅凹陷的示意图；图5是本发明所述MOS器件制作方法的流程示意图；图6至图14是本发明实施例MOS器件制作方法的剖面示意图。
具体实施例方式正如背景技术部分所述，现有小特征尺寸的MOS器件制作方法中，由于热氧化工艺在半导体衬底上产生硅凹陷现象，使得栅极底部与沟道之间形成间距，栅极对沟道的控制能力降低，进而导致晶体管的阈值电压升高，影响MOS器件的电性能。针对上述问题，本发明的发明人提供了一种MOS器件的制作方法，在形成栅极时， 使得栅极底部低于半导体衬底表面，补偿半导体衬底在栅极刻蚀工艺以及热氧化工艺中损失的厚度，从而消除栅极底部与沟道的间距。参考图5，示出了本发明所述MOS器件的制作方法流程，基本步骤包括执行步骤S101、提供半导体衬底；在所述半导体衬底的表面形成硬掩模层；其中， 所述半导体衬底可以为单质硅衬底，还可以为绝缘体上硅。所述硬掩模层为氧化硅，可以采用化学气相沉积工艺形成。执行步骤S102、刻蚀所述硬掩模层以及半导体衬底形成第一凹槽，所述第一凹槽的底面低于半导体衬底的表面，两者之间具有高度差；其中，所述第一凹槽用于形成栅极， 其宽度以及深度决定了栅极的尺寸。执行步骤S103、在所述第一凹槽内依次形成栅介质层以及栅电极；其中，所述栅介质层可以直接在第一凹槽内的半导体衬底表面通过热氧化工艺形成，所述栅电极可以通过化学气相沉积工艺在第一凹槽内填充栅电极材质形成，通常还需要进行化学机械研磨工艺去除溢出第一凹槽外的栅电极材质。并使得栅电极顶部平坦化。执行步骤S104，去除所述硬掩模层；可以采用选择性湿法刻蚀工艺。执行步骤S105、采用热氧化工艺在半导体衬底表面形成薄膜氧化层；在所述热氧化工艺中，所述半导体衬底损失的厚度应当小于所述高度差，使得栅极底部不高于半导体衬底表面，从而消除了栅极底部与沟道之间的间距。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的一个具体实施例做详细的说明。图6至图14示出了本发明浅MOS器件制作方法的一个具体实施例的剖面示意图。如图6所示，提供半导体衬底100，在所述半导体衬底100的表面形成硬掩模层 101。所述半导体衬底100可以为单质硅衬底，例如单晶硅、多晶硅或非晶硅结构，也可以是绝缘体上硅(SOI)衬底。所述硬掩模层101的材质可以为氮化硅或其他常规的硬掩模材料，可以采用化学气相沉积工艺形成，其厚度将影响后续形成的栅极的高度。本实施例中，所述硬掩模层101 的厚度范围为200 A -2000 A。如图7所示，在所述硬掩模层101的表面利用旋涂(Spin on)法涂覆光刻胶，并通过曝光、显影等光刻步骤形成光刻胶图形200。所述光刻胶图形200具有开口，所述开口即定义了半导体衬底100上形成栅极的位置，所述开口的形状以及宽度决定了栅极的形状以及宽度。如图8所示，以上述光刻胶图形200为掩模，刻蚀硬掩模层101以及半导体衬底 100，形成第一凹槽300。具体的，首先采用等离子刻蚀工艺刻蚀所述硬掩模层101，露出半导体衬底100。 具体工艺参数包括通入包括含氟气体、氯气、氧气、氦气等的混合气体作为刻蚀气体，以及惰性气体(例如氩气、氖气等)作为保护气体。上述混合气体流量为40sCCm SOsccm，刻蚀反应室的等离子源输出功率为200w 2000w，衬底温度控制在20°C 80°C之间，压强为 5mTorr 50mTorro采用上述等离子刻蚀工艺继续刻蚀所述半导体衬底100，并控制刻蚀的深度，所述对半导体衬底100的刻蚀深度决定了后续形成的栅极的底部与半导体衬底表面的高度差。所述高度差根据需要进行选择，应当不小于后续热氧化工艺形成薄膜氧化层时，半导体衬底100损失的厚度。本实施例中，所述半导体衬底100的刻蚀深度也即所述高度差的范围为 5nm 50nm,最终形成的第一凹槽300的宽度为300 A -1000 A,深度为所述高度差与硬掩模层101的厚度之和。如图9所示，采用灰化工艺去除所述光刻胶200，在所述第一凹槽300内形成栅介质层102ao所述栅介质层10 的材质可以为氧化硅，形成于第一凹槽300内半导体衬底100 的表面，以便于隔绝半导体衬底100以及栅电极。可以通过化学气相沉积工艺形成所述栅介质层102a，还可以通过热氧化工艺形成。本实施例中，采用热氧化工艺在第一凹槽300 内半导体衬底100的表面形成所述栅介质层10加。所述栅介质层10 呈“凹”字形，其厚度范围为50 A-100 A,通常热氧化后形成的氧化硅厚度与硅单质损耗的厚度比为1.1 1.2 I0因此本实施例中，在形成栅介质层10 后，其底部与半导体衬底100表面的距离 D，也即后续形成的栅极底部与半导体衬底100表面的高度差将进一步扩大。如图10所示，在上述半导体结构的表面形成多晶硅层103，所述多晶硅层103不但填满所述第一凹槽300，还覆盖于硬掩模层101的表面。所述多晶硅层103用于制作栅电极，可以采用化学气相沉积工艺形成。如图11所示，利用化学机械研磨工艺(CMP)，减薄所述多晶硅层103，并使其平坦化。由于底部硬掩模层101材质为氮化硅，研磨速率远小于多晶硅，因此具有研磨停止作用，所述化学机械研磨很容易停滞于硬掩模层101的表面。所述多晶硅层103仅剩余位于第一沟槽300内的部分，其顶部与硬掩模层101的表面相平齐，甚至略低。上述位于第一沟槽300内剩余的多晶硅层103即作为栅电极102b。所述栅电极102b以及栅介质层102a，构成了 MOS器件的栅极102，其底部与半导体衬底100的表面具有高度差D。如图12所示，去除所述硬掩模层101。具体的，本实施例中，所述硬掩模层101的材质为氮化硅，而栅电极102b以及半导体衬底100的材质为硅，栅介质层10 的材质为氧化硅。因此可以采用选择性湿法刻蚀工艺，例如使用热磷酸，去除所述硬掩模层101。如图13所示，采用热氧化工艺在上述步骤形成的半导体结构表面形成薄膜氧化层 104。由于栅介质层10 的底面与半导体衬底100表面具有高度差，因此在热氧化工艺中，控制薄膜氧化层104的形成厚度，保证所述薄膜氧化层104的底面不低于栅极102的底面即可。具体的，所述薄膜氧化层104的底面可以高于栅介质层10 的底面，或与之平齐。在去除硬掩模层101后，单质硅半导体衬底100以及多晶硅的栅电极102b被暴露出。采用热氧化工艺既能够在上述结构的表面形成氧化硅薄膜104。上述薄膜氧化层104 可以用于作为ONO侧壁中的第一层氧化硅层。具体的，所述热氧化工艺可以为加热温度控制在900°C 1000°C，形成的薄膜氧化层104的厚度范围为5nm 50nm。根据前述原理，热氧化工艺中，形成的氧化硅厚度与损耗的单质硅厚度比为 1.1 1.2 1，因此形成所述薄膜氧化层104后，所述半导体衬底100的表面将降低约4. 5nm 45nm左右。由于先前栅极102底部与半导体衬底100表面的高度差D的存在，因此即使半导体衬底100表面厚度有所损耗，依然不低于所述栅极102的底部。如图14所示，在上述半导体结构的基础上，制作栅极102的ONO侧壁，并在栅极 102两侧的半导体衬底100内进行离子掺杂，形成相应的源极105以及漏极106。最终完成本发明所述的MOS器件的制作。从图14中可见，源极105与漏极106之间的半导体衬底100即MOS器件的导电沟道。由于半导体衬底100的表面不低于栅极102底部，因此所述栅极102底部直接与沟道相邻，并不存在间距。从而避免了现有技术中因为硅凹陷所带来的栅极控制沟道能力下降， 进而影响MOS器件的电性能的问题。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种MOS器件的制作方法，其特征在于，包括提供半导体衬底，在所述半导体衬底的表面形成硬掩模层；刻蚀所述硬掩模层以及半导体衬底形成第一凹槽，所述第一凹槽的底面低于半导体衬底的表面，两者之间具有高度差；在所述第一凹槽底部半导体衬底表面形成栅介质层；填充所述第一凹槽形成栅电极；去除所述硬掩模层；采用热氧化工艺在半导体衬底表面形成薄膜氧化层；所述薄膜氧化层的底面高于所述栅介质层的底面，或与之平齐。
2.如权利要求1所述的制作方法，其特征在于，所述硬掩模层为氮化硅。
3.如权利要求2所述的制作方法，其特征在于，所述硬掩模层采用化学气相沉积工艺形成，厚度范围为200 A -2000 A。
4.如权利要求ι所述的制作方法，其特征在于，所述刻蚀所述硬掩模层以及部分半导体衬底形成第一凹槽包括在硬掩模层的表面形成光刻胶图形；以所述光刻胶图形为掩模刻蚀所述硬掩模层，直至露出半导体衬底；继续刻蚀半导体衬底，刻蚀深度等于所述高度差。
5.如权利要求1或4所述的制作方法，其特征在于，所述高度差为5nm 50nm。
6.如权利要求1所述的制作方法，其特征在于，所述第一凹槽的宽度范围为 300 A-1000 A。
7.如权利要求1所述的制作方法，其特征在于，所述在第一凹槽内形成栅介质层采用热氧化工艺或化学气相沉积工艺。
8.如权利要求1所述的制作方法，其特征在于，所述在第一凹槽内形成栅电极包括采用化学气相沉积工艺在硬掩模层的表面形成多晶硅层，且所述多晶硅层填满第一凹槽；采用化学机械研磨工艺减薄所述多晶硅层，直至露出硬掩模层。
9.如权利要求2所述的制作方法，其特征在于，所述去除硬掩模层采用选择性湿法刻蚀工艺。
10.如权利要求9所述的制作方法，其特征在于，所述去除硬掩模层采用热磷酸。
11.如权利要求1所述的制作方法，其特征在于，所述薄膜氧化层的厚度范围为5nm 50nmo
全文摘要
本发明提供了一种MOS器件的制作方法，包括提供半导体衬底，在所述半导体衬底的表面形成硬掩模层；刻蚀所述硬掩模层以及半导体衬底形成第一凹槽，所述第一凹槽的底面低于半导体衬底的表面，两者之间具有高度差；在所述第一凹槽底部半导体衬底表面形成栅介质层；填充所述第一凹槽形成栅电极；去除所述硬掩模层；采用热氧化工艺在半导体衬底表面形成薄膜氧化层；所述薄膜氧化层的底面高于所述栅介质层的底面，或与之平齐。本发明的栅极底部低于半导体衬底表面，具有高度差；使得热氧化形成薄膜氧化层时，半导体衬底损失的厚度不大于所述高度差，从而消除栅极底部与沟道之间的间距，进而避免了硅凹陷对MOS器件电性能的影响。
文档编号H01L21/285GK102543743SQ20101061298
公开日2012年7月4日 申请日期2010年12月29日 优先权日2010年12月29日
发明者三重野文健, 禹国宾 申请人:中芯国际集成电路制造(北京)有限公司