专利名称：集成电路的esd保护结构的制作方法
技术领域：
本实用新型涉及集成电路技术领域，尤其涉及一种能够提高电路抗ESD性能的集成电路的ESD保护结构。
背景技术：
随着人们对芯片的要求越来越高，在芯片的应用过程中，人们希望芯片不仅功能正确无误，更是提高了对芯片性能上的要求。而影响芯片性能的一个重要因素就是 ESD (Electrostatic Discharge,即静电放电)，ESD给电子器件环境会带来破坏性的后果， 它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，CMOS半导体的特征尺寸不断缩小，金属氧化物半导体(MOS)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，从全芯片ESD保护结构的设计来进行考
^^ ο现有的在金属氧化物半导体的焊盘PAD与内部电路间采用PN结型的二极管的ESD 保护电路中，由于PN结中本征硅的溶化需要很大的能量，即溶化几立方微米的硅都需要很大的能量，所以扩散结通常比较稳定。然随着半导体的特征尺寸不断缩小，PN结中包含的硅的体积也在变小，如图1，图2所示，其中dl是NSD/PSUB类型的PN结，d2是PSD/NWell 类型的PN结。dl、d2为一个整体设置在芯片上，因此当PN结减小到一定的面积时，其包含的本征体硅的溶化可能不能有效消耗ESD事件发生时产生的能量，从而引起电路中ESD事件的发生。因此，如何通过改善PN结的结构，来消耗更多ESD事件发生时产生的能量，而避免ESD事件的发生成为这一技术领域中有得于解决的技术问题之一。
实用新型内容本实用新型的目的在于提出一种提高电路抗ESD性能的ESD保护结构，其在现有技术的基础上，通过相对增大ESD保护结构中PN结中所含的本征硅的体积，而更多的消耗 ESD事件发生时产生的能量，进而避免ESD事件的发生，以提高电路的性能及可靠性。为实现上述目的，本实用新型提出如下技术方案一种集成电路的ESD保护结构， 其设置于集成电路的内部电路及焊盘间，该ESD保护结构由占用集成电路的芯片一定面积的PN结组成，该PN结在所占用芯片的面积上被设置成由复数小面积的PN结并联连接而成，以增加PN结内所包含的本征硅的体积。其中，所述复数小面积的PN结包括复数小面积的第一类型的PN结和复数小面积的第二类型的PN结。所述复数小面积的第一类型PN结为在P型硅的衬底上形成的NSD/PSUB类型的PN 结，所述复数小面积的第二类型的PN结为在P型硅的衬底上形成的PSD/NWell类型的PN结。所述NSD和PSUB之间的接触面积比现有的保护结构中的NSD和PSUB之间的接触面积大，PSD和NWELL之间的接触面积也比现有的保护结构中的PSD和NWELL之间的接触面积增大。所述PN结形成半导体二极管的形式对集成电路的内部电路进行ESD保护。所述PN结内所包含的本征硅为PN结耗尽区内的本征硅。与现有技术相比，本实用新型所揭示的集成电路的ESD保护结构，其在不增加在芯片上所占用面积的情况下，增加了 PN结耗尽区内的本征硅的体积，由于PN结中本征硅的溶化需要很大的能量，从而使得更大体积硅能消耗更多的能量，即能更有效的消耗ESD事件产生的能量对电路的影响，提高了电路抗ESD的性能。同时，该ESD保护结构不需要改变工艺，可靠性高。
图1为现有的ESD保护结构的电路示意图；图2为现有的ESD保护结构的结构示意图；图3为本实用新型ESD保护结构的电路示意图；图4为本实用新型ESD保护结构的结构示意图。
具体实施方式
本实用新型所揭示的集成电路中的ESD保护结构是在现有技术的基础上，将现有技术(图1)中由整体形成的PN结dl、d2进行改良设计，在不增加PN结在芯片上所占有的面积的情况下，将其设计成为置于集成电路的内部电路与焊盘PAD间的复数PN结，这些PN 结以半导体二极管的形式对集成电路的内部电路形成ESD的保护。如图3所示，本实用新型的ESD保护结构的复数PN结包括复数个第一类型的PN 结dll和复数个第二类型的PN结d22，其中，复数个第一类型的PN结dll间并联连接，其可以是如NSD/PSUB类型的PN结，复数个第二类型的PN结d22间也是并联连接，其可以是如 PSD/NWell类型的PN结。结合图4示，在相互并联连接的复数个第一类型的PN结dll间，通过掺杂形成了很多小面积的PN结，如NSD/PSUB和PSD/NWell类型的PN结。其中每个PN结的耗尽区内比现有的PN结相应的包含更大体积的本征体硅，同时，NSD和PSUB之间的接触面积比现有的保护结构中的NSD和PSUB之间的接触面积大，PSD和NWELL之间的接触面积也比现有的保护结构中的PSD和NWELL之间的接触面积增大。且由于几立方微米的本征体硅的溶化需要很大的能量，因此，增加本征硅后溶化时所需的能量则更大，也就是说，这种结构的PN结能更有效的消耗ESD事件产生的能量。同理，对于相互并联连接的复数个第二类型的PN结d22，也是通过掺杂形成了很多小面积的PN结，这些PN结的耗尽区内也包含了比相同面积的现有PN结更大体积的本征体娃，因此，也能更有效地消耗ESD事件产生的能量，而提高集成电路的抗ESD的性能。本实用新型的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰，因此，本实用新型保护范围应不限于实施例所揭示的内容，而应包括各种不背离本实用新型的替换及修饰，并为本专利申请权利要求所涵盖。
权利要求1.一种集成电路的ESD保护结构，其设置于集成电路的内部电路及焊盘间，其特征在于该ESD保护结构由占用集成电路的芯片一定面积的PN结组成，该PN结在所占用芯片的面积上被设置成由复数小面积的PN结并联连接而成，以增加PN结内所包含的本征硅的体积。
2.如权利要求1所述的集成电路的ESD保护结构，其特征在于所述复数小面积的PN 结包括复数小面积的第一类型的PN结和复数小面积的第二类型的PN结。
3.如权利要求2所述的集成电路的ESD保护结构，其特征在于所述复数小面积的第一类型PN结为在P型硅的衬底上形成的NSD/PSUB类型的PN结，所述复数小面积的第二类型的PN结为在P型硅的衬底上形成的PSD/NWell类型的PN结。
4.如权利要求1所述的集成电路的ESD保护结构，其特征在于所述PN结形成半导体二极管的形式对集成电路的内部电路进行ESD保护。
5.如权利要求1所述的集成电路的ESD保护结构，其特征在于所述PN结内所包含的本征硅为PN结耗尽区内的本征硅。
专利摘要本实用新型揭示了一种集成电路的ESD保护结构，其设置于集成电路的内部电路及焊盘间，该ESD保护结构由占用集成电路的芯片一定面积的PN结组成，该PN结在所占用芯片的面积上被设置成由复数小面积的PN结并联连接而成，以增加PN结内所包含的本征硅的体积。本实用新型的ESD保护结构，在不增加芯片上所占用面积的情况下，增加了PN结耗尽区内的本征硅的体积，从而更有效的消耗ESD事件产生的能量对电路的影响，提高了电路抗ESD的性能。
文档编号H01L27/02GK201994298SQ20102066175
公开日2011年9月28日 申请日期2010年12月16日 优先权日2010年12月16日
发明者张祯, 彭秋平, 杭晓伟, 江石根, 谢卫国 申请人:苏州华芯微电子股份有限公司