专利名称：Mosfet和用于制造mosfet的方法
技术领域：
本发明涉及一种MOSFET和用于制造MOSFET的方法。
背景技术：
传统上，已知使用碳化硅(SiC)的半导体器件(例如，下文中被称作专利文献1的 W001/018872)。专利文献1描述了使用具有几乎{03-38}的面取向的4H(六边形)多晶型 的SiC衬底以形成金属-氧化物-半导体场效应晶体管(M0SFET)。还描述了，在MOSFET中 通过干氧化(热氧化)的方式来形成栅氧化物膜。专利文献1描述了这种MOSFET实现大 的沟道迁移率(大致100cm7Vs)。现有技术文献专利文献专利文献1 :W0 01/01887
发明内容
本发明要解决的问题然而，作为分析和观察的结果，本发明的发明人已发现，上述MOSFET中的沟道迁 移率有时不会足够大。当沟道迁移率不大时，因此不能稳定表现出采用SiC的半导体器件 的优良特性。本发明致力于解决上述问题，并且本发明的目的在于提供具有提高的沟道迁移率 的MOSFET和用于制造这种MOSFET的方法。解决问题的手段本发明的发明人积极诊断什么致使沟道迁移率小，以便如上所述以良好的再现性 实现MOSFET中的大沟道迁移率。结果，已实现本发明。具体来讲，本发明的发明人已发现， 由于栅绝缘膜与位于栅绝缘膜下方的SiC半导体膜之间的界面中存在的捕获(下文中，还 被称作“界面态”或“界面态密度”)导致沟道迁移率变小。为了实现这种界面态影响减小 的M0SFET，本发明的发明人已进行积极研究并因此实现了本发明。具体来讲，根据本发明的一个方面的MOSFET包括碳化硅(SiC)衬底，所述碳化硅 衬底的主表面具有相对于{0001}面不小于50°且不大于65°的偏离角；半导体层，所述 半导体层形成在SiC衬底的所述主表面上；以及绝缘膜，所述绝缘膜形成为与所述半导体 层的表面接触并且具有不小于30nm且不大于46nm的厚度，所述MOSFET (1、3)具有不大于 2. 3V的阈值电压。用于制造MOSFET的根据本发明的一个方面的方法，所述方法包括如下步骤准备 碳化硅(SiC)衬底，所述碳化硅衬底具有的主表面具有相对于{0001}面不小于50°且不大 于65°的偏离角；在所述SiC衬底的所述主表面上形成半导体层；以及形成绝缘膜，所述绝 缘膜与所述半导体层的表面接触并且具有不小于30nm且不大于46nm的厚度，所述MOSFET 具有的阈值电压为2. 3V或更小。
根据本发明的另一方面的M0SFET，所述MOSFET包括碳化硅(SiC)衬底，所述碳 化硅衬底具有的主表面具有相对于{0001}面不小于50°且不大于65°的偏离角；半导体 层，所述半导体层形成在所述SiC衬底的所述主表面上；以及绝缘膜，所述绝缘膜形成为与 所述半导体层的表面接触并且具有大于46nm且不大于IOOnm的厚度，所述MOSFET具有大 于2. 3V且不大于4. 9V的阈值电压。用于制造MOSFET的根据本发明的另一方面的方法，所述方法包括如下步骤准备 碳化硅(SiC)衬底，所述碳化硅衬底具有的主表面具有相对于{0001}面不小于50°且不大 于65°的偏离角；在所述SiC衬底的所述主表面上形成半导体层；以及形成绝缘膜，所述绝 缘膜与所述半导体层的表面接触并且具有大于46nm且不大于IOOnm的厚度，所述MOSFET 具有大于2. 3V且不大于4. 9V的阈值电压。本发明的发明人集中关注与界面态有关的阈值电压，并且积极研究阈值电压的范 围来提高迁移率。结果，本发明的发明人已发现，通过在绝缘层具有的厚度不小于30nm且 不大于46nm时将阈值电压设定为不大于2. 3V并且在绝缘层具有的厚度大于46nm且不大 于IOOnm时将阈值电压设定为大于2. 3V且不大于4. 9V，在绝缘膜和半导体层之间的界面附 近，可以以良好的再现性来减小界面态密度。以此方式，用作反转沟道层的载流子的大部分 都可以避免被捕获于面对绝缘膜的区域处的半导体层内的界面态中。因此，沟道迁移率可 以提尚。偏离角的下限被设定为50°，这是因为观察到在从偏离角为43. 3°的(01_14)面 到偏离角为51. 5°的(01-13)面的过程中，随着偏离角增大，载流子迁移率显著增大，并且 因为在(01-14)面和(01-13)面之间的偏离角范围内不存在自然面。另外，偏离角的上限被设定为65°，这是因为观察到在从偏离角为62. 1°的 (01-12)面到偏离角为90°的(01-10)面的过程中，随着偏离角增大，载流子迁移率显著减 小，并且因为在(01-12)面和(01-10)面之间的偏离角范围内不存在自然面。在此，术语“阈值电压”是指当受主密度转变成IXlO16cnT3时的阈值电压。在上述一个方面和其他方面中，每个MOSFET优选地具有不大于0. 4V的亚阈值斜 率。本发明的发明人还集中关注与界面态有关的亚阈值斜率，并且积极研究亚阈值斜 率的范围来提高迁移率。结果，本发明的发明人已发现，通过将亚阈值斜率设定为不大于 0. 4V/DeCade，在绝缘膜和半导体层之间的界面附近，可以在具有良好的再现性的同时减小 界面态密度。以此方式，用作反转沟道层的载流子的大部分都可避免被捕获于在面对绝缘 膜的区域处的半导体层内的界面态中。因此，沟道迁移率可以进一步提高。在上述一个方面和其他方面中的每个MOSFET优选地还包括包含氮原子并且夹 在所述半导体层和所述绝缘膜之间的区域。在上述一个方面和其他方面中的每个MOSFET中，在所述区域中，在距离所述 半导体层和所述绝缘膜之间的界面的距离为IOnm或更小的部分中，氮浓度的最大值为 IXlO21Cnr3 或更大。在上述一个方面和其他方面中的用于制造MOSFET的方法中，形成所述绝缘膜的 步骤优选地包括如下步骤通过干氧化形成所述绝缘膜；以及使用包括氮原子的气体作为 气氛气体，对所述绝缘膜进行热处理。
本发明的发明人已发现，通过增大半导体层和绝缘膜之间的界面附近的氮原子浓 度，界面态的影响减小。这样实现的MOSFDT使沟道迁移率进一步提高。在上述一个和其他方面中的每个MOSFET中，优选地，半导体层由SiC形成。SiC具 有大带隙，具有都比硅(Si)更大的最大介电击穿电场和导热率，并且允许载流子迁移率与 硅中的一样大。另外，在SiC中，电子的饱和漂移速度和耐压大。因此，可以实现的MOSFET 具有高效率、高电压和大电容。在上述一个和其他方面中的每个MOSFET中，SiC衬底的主表面可以具有的偏离取 向落入在<11-20>方向的士5°范围内。<11-20>方向代表SiC衬底中的偏离取向。由制造衬底的步骤中的切片工艺的变 化等所造成的偏离取向变化被设定为士5°，由此有利于在SiC衬底上形成外延层等。以此 方式，可以容易地制造MOSFET。在上述一个和其他方面中的每个MOSFET中，SiC衬底的主表面可以具有的偏离取 向落入在<01-10>方向的士5°范围内。如同上述<11-20>方向，<01-10>方向代表SiC衬底中的偏离取向。由制造衬底的 步骤中的切片工艺的变化等所造成的偏离取向变化被设定为士5°，由此有利于在SiC衬 底上形成外延层等。以此方式，可以容易地制造M0SFET。在上述一个和其他方面中的每个MOSFET中，SiC衬底的主表面可以具有相对于面 取向{03-38}不小于-3°且不大于+5°的偏离角。以此方式，可以进一步提高沟道迁移率。在此，因此偏离角被设定为相对于面取 向{03-38}不小于-3°且不大于+5°，因为作为检查沟道迁移率与偏离角之间的关系的结 果，在该范围中获得特别高的沟道迁移率。在此，“偏离角相对于面取向{03-38}不小于-3°且不大于+5° ”的状态是指这 样一种状态，其中，主表面的法线在用作偏离取向的基准的<01-10>方向和<0001〉方向所 限定的平面上的正交投影相对于{03-38}面的法线形成的角度不小于-3°且不大于+5°。 正值的符号对应于其中正交投影接近于与<01-10>方向平行的情况，而负值的符号对应于 其中正交投影接近于与<0001〉方向平行的情况。应该注意，其主表面的面取向更优选地基本为{03-38}并且其主表面的面取向进 一步优选地为{03-38}。在此，表达方式“主表面的面取向基本为{03-38}”表明，衬底主表 面的面取向包括在如下的偏离角范围内考虑到处理衬底的精确度等，衬底的面取向可以 基本上被视为{03-38}。这种情况下的偏离角范围是例如偏离角相对于{03-38}为士2° 的范围。以此方式，可以进一步提高上述沟道迁移率。在上述一个和其他方面中的每个MOSFET中，SiC衬底的主表面相对于在<01_10> 方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。如此，采用如下结构半导体层和绝缘膜形成在接近(0-33-8)面的表面上，所述 (0-33-8)面是特别接近{03-38}面中的C(碳)平面的平面。以此方式，载流子迁移率显著 提尚。在此，在本专利申请中，六方晶体的单晶碳化硅的(0001)面被限定为硅平面，而 (000-1)面被限定为碳平面。同时，“相对于在<01-10>方向上的(0-33-8)面的偏离角”是 指主表面的法线投影到用作偏离方向的基准的<01-10>方向和<000-1>方向所限定的平面上的正交投影与(0-33-8)面的法线所形成的角度。正值的符号对应于正交投影接近于与 <01-10>方向平行的情况，而负值的符号对应于正交投影接近于与<000-1>方向平行的情 况。另外，表达方式“主表面相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不 大于+5°的偏离角”表明主表面对应于碳平面侧处的平面，其满足碳化硅晶体中的上述条 件。应该注意，在本专利申请中，(0-33-8)面包括碳平面侧处的等价平面，由于确定了用于 限定晶面的轴，导致其以不同方式表达，并且(0-33-8)面不包括硅平面侧处的平面。本发明的效果如此，根据本发明中的MOSFET和用于制造MOSFET的方法，通过在绝缘膜具有的厚 度不小于30nm且不大于46nm时将阈值电压设定为不大于2. 3V并且在绝缘膜具有的厚度 大于46nm且不大于IOOnm时将阈值电压设定为大于2. 3V且不大于4. 9V，可以提高沟道迁移率。
图1是示意性示出本发明实施例的MOSFET的横截面图。图2示出本发明实施例中的{03-38}面。图3是示出用于制造本发明实施例中的MOSFET的方法的流程图。图4是示出用于制造本发明实施例的MOSFET的方法中的步骤的示意性横截面图。图5是示出用于制造本发明实施例的MOSFET的方法中的步骤的示意性横截面图。图6是示出用于制造本发明实施例的MOSFET的方法中的步骤的示意性横截面图。图7是示出用于制造本发明实施例的MOSFET的方法中的步骤的示意性横截面图。图8示出第二实例中的阈值电压与界面态之间的关系。图9示出第三实例中的栅电压与迁移率之间的关系。图10是示意性示出第四实例中制造的MOSFET的横截面图。图11示出第四实例中的迁移率与亚阈值斜率之间的关系。图12是示意性示出第五实例中制造的MOS电容器的横截面图。图13示出第五实例中的能量与界面态密度之间的关系。图14示出第六实例中的沟道迁移率与界面态密度之间的关系。
具体实施例方式以下参照附图来描述本发明的实施例。应该注意的是，在以下提及的附图中，相同 或相应的部分被赋予相同的附图标记并且不再重复描述。还应该注意的是，在本说明书中， 个体取向用[]表示，集合取向用 表示，个体面用0表示以及集合面用{}表示。另外， 在结晶学上，应该通过在字数上方添加横线“-”来表示负指数，但是替代地，在本说明书中 通过在字数之前添加负号来表示负指数。参照图1，将描述本发明的一个实施例的MOSFET 1。本实施例的MOSFET 1是垂直 型 MOSFET。MOSFET 1包括衬底2、半导体层21、阱区23、源区M、接触区25、绝缘膜沈、栅电极 10、源电极27、层间绝缘膜28和漏电极12。例如，衬底2是n+SiC衬底。衬底2具有的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角。优选地，其主表面是{03-38}面。在此，如图2中所示，{03-38} 面是相对于10001}面倾斜大致55° (54. V )的面。换言之，{03-38}面是相对于<0001〉 轴的方向倾斜大致35° (35.3° )的面。应该注意，衬底2的主表面可以具有的偏离取向落入在<11-20>方向的士5°的 范围或<01-10>方向的士5°的范围内。另外，衬底2的主表面的面取向可以具有相对于 面取向103-38}不小于-3°且不大于+5°的偏离角。此外，衬底2的主表面可以相对于在 <01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。在这些情况下，可 以提高沟道迁移率。具体来讲，通过将衬底2的主表面的面取向设定为(0-33-8)，可以更进 一步提高沟道迁移率。在衬底2的主表面上，形成由例如η型SiC形成的半导体层21。阱区23中的每个 位于半导体层21的主表面的一部分中，以便与半导体层21形成ρη结。例如，阱区23是ρ 型SiC。源区M中的每个位于阱区23内的在其主表面的一部分中，以便与阱区23形成ρη 结。例如，源区对是3比。接触区25中的每个位于阱区23内的在其主表面的一部分中，以 便与源区对形成ρη结。例如，接触区25是SiC。半导体层21具有与源区M相同的导电类型(η)，并且具有的杂质浓度低于源区 M的杂质浓度。半导体层21具有的厚度为例如10 μ m。不需要特别限制半导体层21的杂 质浓度和源区M的杂质浓度中哪一个更高或更低。源区M具有的杂质浓度优选地高于半 导体层21的杂质浓度，例如，具有的杂质浓度为1 X IO18CnT3至1 X IO20Cm-30可使用的η型 杂质的实例是氮(N)、磷⑵等。另外，阱区23具有与半导体层21的导电类型不同的第二导电类型(P)。可使用 的P型杂质的实例是铝(Al)、硼(B)等。阱区23具有的杂质浓度为例如5Χ IO15CnT3至 5 X IO1W30阱区23中的位于源区M与半导体层21之间的区域用作M0SFET1的沟道。在本 实施例中，确定其导电类型以形成η沟道，但是可以以与上述情况相反的方式确定第一导 电类型和第二导电类型，以形成P沟道。绝缘膜沈使半导体层21和栅电极10绝缘，并且在源区M和半导体层21之间形 成在阱区23上并与阱区23接触。绝缘膜沈具有的厚度不小于30nm且不大于lOOnm。栅电极10形成在绝缘膜沈上，以至少面对源区M和半导体层21之间的阱区23。 应该注意的是，栅电极10还可以形成在另一个区域上，只要其在阱区23上方形成以便面对 源区M和半导体层21之间的阱区23即可。源电极27形成在源区M和接触区25上，并且源电极27电连接到源区M和接触 区25。源电极27通过绝缘膜沈与栅电极10电绝缘。另外，漏电极12形成在衬底2的与其接触半导体层21的表面相反的表面上，并因 此电连接到衬底2。当绝缘膜沈具有的厚度不小于30nm且不大于46nm时，M0SFET1的阈值电压不大 于2. 3V，优选地，不小于1. 5V且不大于2. 3V。当绝缘膜沈具有的厚度大于46nm且不大 于IOOnm时，MOSFET 1的阈值电压大于2. 3V且不大于4. 9V，优选地，不小于2. 5V且不大于 4.9V。这导致界面态密度减小，由此实现大迁移率。在此，将描述阈值电压。阈值电压是指在沟道中形成强反转的反转沟道层所需的最小栅电压。阈值电压Vth用下面的公式1表示，其中％是真空的电容率，^sie是SiC的 电容率，k是玻尔兹曼常数，T是绝对温度，Na是受主密度，Iij是本征载流子密度，Cox是绝缘 膜电容，q是基本电荷，功函数差为Φω_Φ3，并且有效固定的电荷为Aff [公式 1]
权利要求
1.一种 MOSFET (1，3)，其包括碳化硅衬底O)，所述碳化硅衬底的主表面相对于{0001}面具有不小于50°且不大于 65°的偏离角；半导体层01，31)，所述半导体层01，31)形成在所述碳化硅衬底O)的所述主表面 上；以及绝缘膜(26)，所述绝缘膜06)形成为与所述半导体层(21，31)的表面相接触并且具有 不小于30nm且不大于46nm的厚度，所述MOSFET (1，3)具有不大于2. 3V的阈值电压。
2.根据权利要求1所述的M0SFET(1，3)，其中，所述MOSFET (1，3)具有不大于0. 4V的亚阈值斜率。
3.根据权利要求1所述的MOSFET(1，3)，其还包括一包含氮原子并且夹在所述半导体 层(21，31)和所述绝缘膜06)之间的区域。
4.根据权利要求3所述的M0SFET(1，3)，其中，在距离所述半导体层(21，31)和所述绝缘膜06)之间的界面IOnm或更近的部分处的 所述区域中，氮浓度的最大值为IXlO21Cm-3或更大。
5.根据权利要求1所述的M0SFET(1，3)，其中，所述半导体层01，31)由碳化硅形成。
6.根据权利要求1所述的M0SFET(1，3)，其中，所述碳化硅衬底O)的所述主表面具有在<11-20>方向的士5°范围内的偏离取向。
7.根据权利要求1所述的M0SFET(1，3)，其中，所述碳化硅衬底O)的所述主表面具有在<01-10>方向的士5°范围内的偏离取向。
8.根据权利要求7所述的M0SFET(1，3)，其中，所述碳化硅衬底( 的所述主表面的面取向相对于面取向103-38}具有不小于-3°且 不大于+5°的偏离角。
9.根据权利要求7所述的MOSFET(1，3)，其中，所述碳化硅衬底O)的所述主表面相对于在<01-10>方向上的(0-33-8)面具有不小 于-3°且不大于+5°的偏离角。
10.一种 MOSFET (1，3)，其包括碳化硅衬底O)，所述碳化硅衬底的主表面相对于{0001}面具有不小于50°且不大于 65°的偏离角；半导体层01，31)，所述半导体层01，31)形成在所述碳化硅衬底O)的所述主表面 上；以及绝缘膜(26)，所述绝缘膜06)形成为与所述半导体层(21，31)的表面相接触并且具有 大于46nm且不大于IOOnm的厚度，所述MOSFET (1，3)具有大于2. 3V且不大于4. 9V的阈值电压。
11.根据权利要求10所述的MOSFET(1，3)，其中，所述MOSFET (1，3)具有不大于0. 4V的亚阈值斜率。
12.根据权利要求10所述的MOSFET(1，3)，其还包括一包含氮原子并且夹在所述半导 体层01，31)和所述绝缘膜06)之间的区域。
13.根据权利要求12所述的MOSFET(1，3)，其中，在距离所述半导体层(21，31)和所述绝缘膜06)之间的界面IOnm或更近的部分处的 所述区域中，氮浓度的最大值为IXlO21Cm-3或更大。
14.根据权利要求10所述的MOSFET(1，3)，其中， 所述半导体层01，31)由碳化硅形成。
15.根据权利要求10所述的MOSFET(1，3)，其中，所述碳化硅衬底O)的所述主表面具有在<11-20>方向的士5°范围内的偏离取向。
16.根据权利要求10所述的MOSFET(1，3)，其中，所述碳化硅衬底O)的所述主表面具有在<01-10>方向的士5°范围内的偏离取向。
17.根据权利要求16所述的MOSFET(1，3)，其中，所述碳化硅衬底( 的所述主表面的面取向相对于面取向103-38}具有不小于-3°且 不大于+5°的偏离角。
18.根据权利要求16所述的MOSFET(1，3)，其中，所述碳化硅衬底O)的所述主表面相对于在<01-10>方向上的(0-33-8)面具有不小 于-3°且不大于+5°的偏离角。
19.一种用于制造MOSFET(1，3)的方法，包括以下各步骤准备碳化硅衬底O)，所述碳化硅衬底的主表面相对于{0001}面具有不小于50°且不 大于65°的偏离角；在所述碳化硅衬底O)的所述主表面上形成半导体层01，31)；以及 形成与所述半导体层01，31)的表面相接触并且具有不小于30nm且不大于46nm的厚 度的绝缘膜06)，所述MOSFET(U)具有2. 3V或更小的阈值电压。
20.根据权利要求19所述的用于制造M0SFET(1，3)的方法，其中，形成所述绝缘膜 (26)的步骤包括如下各步骤通过干氧化形成所述绝缘膜06)；以及使用包含氮原子的气体作为气氛气体对所述绝缘膜06)进行热处理。
21.一种用于制造MOSFET(1，3)的方法，包括如下各步骤准备碳化硅衬底O)，所述碳化硅衬底的主表面相对于{0001}面具有不小于50°且不 大于65°的偏离角；在所述碳化硅衬底O)的所述主表面上形成半导体层01，31)；以及 形成与所述半导体层01，31)的表面相接触并且具有大于46nm且不大于IOOnm的厚 度的绝缘膜06)，所述MOSFET (1,3)具有大于2. 3V且不大于4. 9V的阈值电压。
22.根据权利要求21所述的用于制造M0SFET(1，3)的方法，其中，形成所述绝缘膜 (26)的步骤包括如下各步骤通过干氧化形成所述绝缘膜06)；以及使用包含氮原子的气体作为气氛气体对所述绝缘膜06)进行热处理。
全文摘要
本发明提供了一种MOSFET 1。所述MOSFET 1包括碳化硅(SiC)衬底(2)，所述碳化硅衬底(2)的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；半导体层(21)，所述半导体层(21)形成在所述SiC衬底(2)的所述主表面上；以及绝缘膜(26)，所述绝缘膜(26)形成为与所述半导体层(21)的表面接触。当绝缘膜(26)具有的厚度不小于30nm且不大于46nm时，其阈值电压不大于2.3V。当绝缘膜(26)具有的厚度大于46nm且不大于100nm时，其阈值电压大于2.3V且不大于4.9V。
文档编号H01L21/336GK102150270SQ201080002562
公开日2011年8月10日 申请日期2010年3月23日 优先权日2009年3月27日
发明者原田真, 和田圭司, 增田健良, 穗永美纱子 申请人:住友电气工业株式会社