专利名称：芯片上慢波结构、制造方法以及设计结构的制作方法
技术领域：
本发明涉及多导体慢波配置电路路径，且更具体而言，涉及使用具有接地电容结构的多个平行信号路径的芯片上慢波结构以及其制造方法和设计结构。
背景技术：
针对毫米波范围的通信和雷达应用的无源电路的实施，最近再度引起兴趣。例如， 已理解无源部件在无线电频率(RF)和较高的操作频率，会限制电路的速度及频率范围。因此，在波长短于10毫米(mm)的频率(即，毫米波或在硅芯片上高于12GHz的信号)处，在互连上的信号延迟可能在集成电路的设计上被纳入考虑。然而，当频率朝向该毫米波段较低的末端下降且进入微波波段时，无源电路设计涉及尺寸的挑战随之增加。克服此类问题的一种方法为将慢波结构并入该器件中。慢波结构用于信号延迟路径，其用于相列雷达系统、模拟匹配元件、无线通信系统及毫米波无源器件。基本上，此类结构每单位长度可呈现高电容及电感，具有低电阻。这可有益于需求高质量窄带微波带通滤波器及其它芯片上无源元件的应用。在习知慢波结构中，单一顶导体被设置在绝缘体(典型地，二氧化硅)上，且附着到金属地平面。更具体而言，在习知慢波结构中，在厚金属层上的单一路径被用于慢波配置中，在该配置中，接地的或浮动的正交金属交叉线提供增加的电容，而不显著影响电感。在该顶层级处，由于缩放问题，该导体信号路径变得非常大，例如18微米宽及4微米以上厚。 此外，在习知的应用中，该导体信号路径在该地平面上方垂直分离12微米以上。虽然该传输线是简单的，但并未最大化每单位长度电容，也未减小其尺寸。据此，本技术领域需要克服以上所说明的缺陷和限制。
发明内容
在本发明的方面中，一种慢波结构包括多个导体信号路径，其被设置为基本上平行布置。所述结构还包括第一接地电容线或线组(first grounded capacitance line or lines)，其位于所述多个导体信号路径下方，且被设置为基本上正交于所述多个导体信号路径。第二接地电容线或线组位于所述多个导体信号路径上方，且被设置为基本上正交于所述多个导体信号路径。接地平面将所述第一和第二接地电容线或线组接地。在本发明另一方面中，一种慢波结构包含接地板和第一接地电容线，其具有被设置为基本上平行布置的段(segment)。所述第一接地电容线被接地到所述接地板。第二接地电容线具有被设置为基本上平行布置的段，且被接地到所述接地板。多个导体信号路径被设置在所述第一接地电容线与所述第二接地电容线之间。所述多个导体信号路径被设置为平行布置，且正交于所述第一接地电容线和所述第二接地电容线。多个电容屏蔽 (capacitance shield)被设置在所述多个导体信号路径中的每一个之间，且在对应位置处被连接至所述第一接地电容线和所述第二接地电容线。在本发明另一方面中，一种制造慢波结构的方法包括在接地平面上方的绝缘体材料中，形成下接地电容线；在所述绝缘体材料中且在所述下接地电容线上方，形成基本上平行布置的多个导体信号路径，所述多个导体信号路径被形成为基本上正交于所述上接地电容线；以及在所述多个导体信号路径上方的所述绝缘体材料中，形成上接地电容线，所述上接地电容线被形成为基本上正交于所述多个导体信号路径。在本发明的另一方面中，提供了一种用于设计、制造或测试集成电路的体现在机器可读的介质中的设计结构。所述设计结构包括本发明的所述结构和/或方法。
通过本发明示例性实施例的非限制性范例，参照所提及的多个附图，在详细描述中说明本发明。图Ia示出根据本发明方面的单层多导体信号路径；图Ib示出根据本发明方面的单一信号导体；图2示出根据本发明方面的单层多导体信号路径的底面；图3示出根据本发明方面的单层多导体信号路径的部分结构；图4示出根据本发明方面的图2该单层多导体信号路径的放大视图；图5示出根据本发明方面的多层多导体信号路径；图6示出比较常规结构与根据本发明方面的单一多导体信号路径相的电容图；图7示出比较根据本发明方面的单层与多层多导体信号路径的电容图；图8示出比较根据本发明方面的单层与多层多导体信号路径的电感图；以及图9为使用在半导体设计、制造和/或测试中的设计制程的流程图。
具体实施例方式本发明涉及多个导体慢波配置电路路径，且更具体而言，涉及使用具有接地电容结构的多个平行(或基本上平行)信号路径的芯片上慢波结构、制造该芯片上结构的方法及其设计结构。更具体而言，相较于常规系统的一个厚导体，本发明包含具有多个导体慢波配置电路路径的芯片上结构，其包含多个平行(或基本上平行)的间隔导体。有利地，具有多个平行信号路径的该芯片上慢波结构，显著地增加了该慢波结构的每单位长度电容和延迟，且维持可接受的每单位长度电阻。在实施例中，本发明的结构包括多个小金属信号线，该多个小金属信号线具有正交的顶和底部帽盖屏蔽，其耦合到侧面帽盖柱屏蔽。本发明的结构将因而提供最大化电容， 而未降低电感。该多个小金属信号线可有利地位于较低的后段制程(BEOL)层级上(例如 M2、M3、M4，其中从最近的开始至该硅层级及以上分别设置金属层级M1、M2等的集合)，其具有能够使用较小线(例如宽度、厚度和间隔)的优势。在其它的应用中，本发明的结构非常适合于微波和毫米波(MMW)无源元件设计，例如在RFCMOS/BiCMOS技术中的放大器匹配元件或延迟线。图Ia示出根据本发明方面的单层多导体信号路径。特别是，该单层多导体信号路径结构通常被示出为参考数字10，且在较低层级处，例如Ml层级处，包括多个导体信号路径12的单层；然而，熟习此项技术者应可察知，本发明可包括多个导体信号路径的多层(与不同的金属层级相关，如同参照图5的讨论)。在实施例中，多个导体信号路径12被设置为在接地平面14上方平行(或基本上平行)；然而该接地平面可在最顶端层级上的导体信号路径12的上方。接地平面14可为约50微米宽，且厚度变化例如，约0. 2微米至约4. 0微米的厚度。仍然参照图la，在本发明实施例中，结构10被示出具有九个导体信号路径12 ；然而本发明考虑更多或更少的导体信号路径12，这依赖于特定技术和/或结构层级的希望的电容和/或电阻。相较于常规单一信号路径，导体信号路径12的数量越多，导致增加的电容和减小的电阻。此外，信号线的数量将不会显著影响电感。在本发明实施例中，导体信号路径12可以为任何金属导体例如，铜或铝。如熟习此项技术者应可了解，电容与导体信号路径之间的距离成反比。因此，为了增加该结构的电容，且由此增加其延迟，即，放慢该结构，故让导体信号路径12尽可能地密集组装是有益的。例如，在后段制程(BEOL)期间所形成的该结构的较低或底部层级处，可以彼此之间的约0. 2微米的距离来设置导体信号路径12，因而显著增加该结构的密度，且由此增加电容。有益地，该结构的电阻并未增加，即，维持在低点，因而有助于增加该芯片上结构的性能。在较高的金属层级，列入考虑该间隔的范围可从约0. 4微米至约2. 5微米。在其它的实施例中，在较高的层级例如，例如，当前技术的M7层级，该间隔为约4微米。(相比于仅在最高的层级具有单一导体路径常规结构，这导致较低的每单位长度电容)。然而应可了解，于文中所说明的间隔或距离为示例性距离，且本发明亦列入考虑其它距离。此外，有利地，对于较新的技术，可缩放导体信号路径12之间的距离。如在图Ia中进一步示出的，导体信号路径12被设置在下接地电容线(屏蔽)16 与上接地电容线(屏蔽)18之间。下接地电容线16和上接地电容线18，分别通过过孔结构20和22电接地至接地平面14。过孔结构20、22非常类似下接地电容线16和上接地电容线18，可为任何金属例如，铝或铜。在一个实施例中，每个下接地电容线16和上接地电容线18为设置为蛇形(serpentine shape)的单一线，然而，这不应被视为本发明的限制性特征。例如，下接地电容线16和上接地电容线18可为多个平行交叉信号线。为了增加该结构的电容，导体信号路径12被设置为正交于下接地电容线16和上接地电容线18。该设置将增加该慢波结构的电容(“C”)，而不影响电感(“L”)。在又一实施例中，为了最大化增加慢波结构10的电容(“C”)，故应最大化导体信号路径12、下接地电容线16和上接地电容线18的密度。此外，如熟习此项技术者应可了解，结构12、16、 18、20及22可形成(埋入)在绝缘体层M例如氧化物或低K电介质内。绝缘体层M将确保，例如，下接地电容线16和上接地电容线18不短路到导体信号路径12，并提供结构性支撑。图Ib示出根据本发明方面的单导体信号路径12。在实施例中，导体信号路径12 的宽度范围为约0. 05微米至10微米，且优选为约0. 1微米至约4微米，这依赖于特定应用和金属层级。一般而言，例如，在下金属层级上的导体信号路径12，可具有约0.05微米至约0. 4微米的厚度，且在一个实施例中，具有约0. 32微米的厚度。在上金属层上的导体信号路径12，将具有范围从约4微米至约10微米的较厚(较宽)轮廓，这依赖于金属层。信号导体12在其之间还具有约0. 05微米的间隔；然而，本发明还列入考虑其它的尺寸。图2示出根据本发明方面的该单层多导体信号路径的底面。特别是，图2示出图1的没有接地平面14的该单层多导体信号路径结构10。在此视图中，可看出导体信号路径 12被设置在下接地电容线16和上接地电容线18之间。导体信号路径12被以单层示出，且与下接地电容线16和上接地电容线18垂直分离。电容屏蔽或柱沈被经由过孔连接至下接地电容线16和上接地电容线18。如应可了解，在实施例中，电容屏蔽或柱沈被设置在每个导体信号路径12之间，连接至每个下接地电容线16和上接地电容线18。电容屏蔽或柱 26被形成在绝缘体层M内，且被设计为增加导体信号路径12至接地的横向电容。图3示出根据本发明方面的该单层多导体信号路径的部分结构。此视图示出图2 的没有下接地电容线16的结构。如在图3中清楚可见，在实施例中，电容屏蔽或柱沈被设置在每个导体信号路径12之间，连接至每个上接地电容线18和下接地电容线16(未示出)。电容屏蔽或柱26具有约0.32微米的厚度；然而本发明还列入考虑其它的尺寸。例如，列入考虑电容屏蔽或柱沈具有从约0. 1微米至约4微米的厚度。此外，电容屏蔽或柱 26的宽度可变化，且在实施例中，范围可从约0. 2微米至约10微米，这依赖于金属层级层。 多个导体信号路径12、正交线16、18和电容屏蔽或柱沈的组合，显著增加了该慢波结构的每单位长度电容，由此产生比常规慢波结构慢得多的慢波结构。图4示出根据本发明方面的图2的该单层多导体信号路径的放大视图。更具体而言，图4示出在电容屏蔽或柱沈之间的导体信号路径12。此外，电容屏蔽或柱沈被设置在下接地电容线16和上接地电容线18之间，且电容屏蔽或柱沈与下接地电容线16和上接地电容线18之间由过孔结构观分离。过孔结构观可能为，例如，适合与本发明该结构一起使用的嵌入或形成在该绝缘层内的任何金属材料。此外，导体信号路径12被示出为设置在下接地电容线16与上接地电容线18之间。在实施例中，电容屏蔽或柱沈被设置为尽可能地接近导体信号路径12，且导体信号路径12如实际被密集组装。以此方式，为了放慢穿越该结构的信号传递，本发明的结构可增加其电容。例如，电容屏蔽或柱26与导体信号路径12之间的间隔为约0.05微米。例如，在较高的金属层级层中，该间隔的范围可从约0.2微米至约4微米。此外，在实施例中， 导体信号路径12与下接地电容线16和上接地电容线18之间的间隔为约0. 05微米。然而，熟习此项技术者应可了解，该间隔可取决于以下因素而变化，例如，导体信号路径12和导体信号路径12位于其中的金属层的尺寸、电容屏蔽或柱沈的尺寸等。图5示出根据本发明方面的多层多导体信号路径，以及常规结构。更具体而言，图 5示出导体信号路径的两个层级1 和12b。然而，在实施例中，导体信号路径的其它层系由本发明列入考虑。例如，依技术状态而定，在芯片上可设置八个或更多导体BEOL层级。在实施例中，导体信号路径12a和12b平行且对准，但它们还可以彼此偏移。如以上所讨论， 每个导体信号路径的尺寸皆可随着层级变化，典型地较大的尺寸在较高的布线层级上。导体信号路径12a和12b被平行设置，且彼此之间由各接地电容线16、18a和18b 间隔。在实施例中，接地电容线16、18a及18b正交于导体信号路径12a和12b，且在每个层级上的导体信号路径的每一个之间由电容屏蔽或柱26分离。熟习此项技术者应可认可，该结构的总电感并未随着导体信号路径的层级数量而显著改变。即，对于导体信号路径的一个、两个等层级，电感将相同。在此情况下，不论导体信号路径层的数量为何，本发明的不同实施例的电感将保持相同的，或基本上相同的。此外，有利地，该结构的电容将随着用于导体信号路径的该等层数量，而成比例增加。例如，在图5中所示出的结构将具有图Ia的结构的两倍的电容。据此，为了增加结构的电容，且由此提供增加的信号延迟(例如，放慢通过该结构的信号传递)，让该导体信号路径尽可能地密集组装是有利的。使用常规光刻和蚀刻制程可制造上述结构。例如，在介电层或绝缘体层中执行光刻和蚀刻制程之后，使用任何常规金属沉积制程沉积金属层。具体而言，下接地电容线、多个导体信号路径和上接地电容线的形成，包括曝光抗蚀剂以形成一个或多个开口、蚀刻该绝缘体材料以形成沟槽，以及在沟槽内沉积金属。使用常规制程可形成常规结构的金属线， 因此于文中不必进一步解释。图6示出常规慢波结构与根据本发明方面的单一多层多导体信号路径慢波结构相比较的电容图。如在此图中所示出，相比于具有约18微米宽度和4微米厚度的单一顶端信号层的常规慢波结构，图Ia的该单层多导体慢波信号路径，例如，示出每单位长度电容约二十一倍的改善。图7示出根据本发明方面的单层与多层多导体信号路径慢波结构相比较的电容图。如在此图中所示出，例如，相比于在图Ia中所示出的单层慢波结构，图5的该多层多导体慢波信号路径结构示出每单位长度电容约增加为两倍。对于具有相同厚度的导体信号路径的三个或多个层级，电容的增加将是成比例的。图8示出根据本发明方面的单层与多层多导体信号路径慢波结构相比较的电感图。如在此图中所示出，例如，图5的该多层多导体慢波信号路径结构，示出与在图Ia中所示出的该单层慢波结构相同的每单位长度电感。因而，如以上所说明，导体信号路径的层数量不会显著影响该慢波结构的电感，但该电容将显著增加。因此，本发明的结构较常规慢波结构慢得多，因为它们具有高得多的每单位长度电容。此外，使用多导体的多个布线层将进一步降低电阻，因为电阻与导体的数量成反比。即，通过将信号分割到许多较小信号线中，可使用多个细的金属线(导体信号路径)取代常规的单一厚金属线，因而显著增加每单位长度电容。图9例示多个此类设计结构，包括输入设计结构920，其优选由设计制程910处理。 设计结构920可为由设计制程910产生和处理的逻辑仿真设计结构，以产生硬件器件的在逻辑上相等功能的表示。设计结构920亦可或可选地包含数据和/或程序指令，当其由设计制程910处理时，产生硬件器件的物理结构的功能表示。无论代表功能性和/或结构性的设计特征，使用例如由核心开发者/设计者所实行的电子计算机辅助设计(ECAD)，皆可产生设计结构920。当在机器可读取数据传输、门阵列或储存介质上编码时，可通过一个或多个硬件和/或软件模块，在设计制程910内存取并处理设计结构920，以仿真或者在功能上表示电子部件、电路、电子或逻辑模块、装置、器件或系统，例如在图1至图5中所示出的那些。 就其本身而言，设计结构920可包含文件或其它的数据结构，其包括人类和/或机器可读取源代码、编译结构以及计算机可执行代码结构，当其由设计或仿真数据处理系统处理时，在功能上仿真或者代表电路或硬件逻辑设计其它的层级。此类数据结构可包括硬件描述语言 (HDL)设计实体，或者符合和/或兼容于较低级HDL设计语言例如Verilog及VHDL，和/或较高级设计语言例如C或C++的其它数据结构。设计制程910优选采用并并入硬件和/或软件模块，用于合成、翻译或者处理在图1至图5中所示出的部件、电路、器件或逻辑结构的设计/仿真功能等价物，以产生网表980，其可包含设计结构例如设计结构920。网表980可包含，例如，编译或者处理的数据结构，其代表布线、分立部件、逻辑门、控制电路、I/O器件、模型等的列表，其说明在集成电路设计中至其它部件和电路的连接。使用迭代处理可合成网表980，其中依用于该器件的设计规格及参数而定，合成网表980—次或多次。如于文中所说明的其它的设计结构种类，网表 980可记录于机器可读数据存储介质上，或者程序化至可编程门阵列。该介质可以为非易失性存储介质，例如磁性或光学磁盘驱动器、可编程门阵列、压缩闪存(compact flash)或其它的闪存。此外，或者在该替代例中，该介质为系统或高速缓存、缓冲空间，或者导电或导光器件以及材料，透过因特网或其它的网络适合手段，数据封包可传送并储存于其中。设计制程910可包括硬件和软件模块，用于处理包括网表980的多种输入数据结构类型。这样的数据结构类型可位于例如链接库组件(library element)930内，并包括一组普遍使用的组件、电路及器件，包括模型、布局及符号表示，用于给定的制造技术(例如不同的技术节点，32nm、45nm、90nm等)。该等数据结构类型还包括设计规格940、特征数据950、验证数据960、设计规则970及测试数据文件985，其可包括输入测试类型、输出测试结果及其它的测试信息。设计制程910可进一步包括，例如，标准的机械设计制程例如应力分析、热分析、机械事件模拟、对于例如铸造(casting)、铸模(molding)及模压成型(die press forming)等的操作的制程模拟。机械设计一般技术者可察知，在设计制程910中所使用的可能的机械设计工具及应用的范围，而不悖离本发明的范畴与精神。设计制程910 亦可包括模块，用于执行标准的电路设计制程例如时序分析、验证、设计规则检查、放置及定线操作等。设计制程910采用并并入逻辑及物理设计工具，例如HDL编译器及仿真模型建立工具，以与某些或所有描述的支持数据结构以及任何其它机械设计或数据(若可应用的话)一起处理设计结构920，以产生第二设计结构990。设计结构990以用来与机械器件和结构的数据作交换的数据格式(例如用于储存或提供此类机械设计结构，而以初始图形交换规格(IGEQ、绘图交换格式(DXF)、ParaS0lid XT、JT、DRG或任何其它适合的格式储存的信息)，位于在存储介质或可编程门阵列中。类似于设计结构920，设计结构990优选包含一个或多个文件、数据结构，或者其它的计算机编码数据或指令，其位于传输或数据存储介质上，且当由ECAD系统处理时，在逻辑上或者功能上产生在图1至图5中所示出的本发明一个或多个实施例的等价形式。在一个实施例中，设计结构990可包含已编译可执行的HDL 仿真模型，其在功能上仿真在图1至图5中所示出的器件。设计结构990亦可采用用来与集成电路布局数据(layout data)作交换的数据格式和/或符号数据格式(symbolic data format)(例如用于储存此类设计数据结构，而以⑶SII (⑶S2)、GL1、OASIS、图文件(map files)或任何其它适合的格式储存的信息)。 设计结构990可包含信息例如，例如，符号数据、图文件、测试数据文件、设计内容文件、制造数据、布局参数、布线、金属层级、过孔、形状、经由生产线发送的数据，以及制造商或其它设计者/开发者所需求的任何其它的数据，以产生如以上所说明且在图1至图5中所示出的器件或结构。设计结构990可接着处理至阶段995，于此，例如，设计结构990 进行投片 (tape-out)，进行制造，释出给掩模室，发送给另一设计室，发送回客户等。上述的方法和/或设计结构被用于集成电路芯片的制造中。所产生的集成电路芯片可由该制造者以裸晶片形式(即，如具有多个无封装芯片的单一晶片)、如裸晶粒或以封装形式分配。在后者的情况下，该芯片被固定在单一芯片封装中(例如为具有固定于主机板的引脚(lead)的塑料载体，或者其它的较高级载体)，或者在多芯片封装中(例如具有表面互连或掩埋互连任一者或两者的陶瓷载体)。在任何情况下，该芯片接着与其它的芯片、 分离电路元件和/或其它的信号处理器件集成，而作为(a)中间产物例如主机板或(b)最终产品中任一者的一部分。该最终产品包括集成电路芯片的任何产品。于文中所使用的术语仅为了说明特定实施例的用途，且不希望限制本发明。如于文中所使用，该单数形“一”、“一个”及“该”旨在同时包括复数形式，除非上下文明显另有所指。将进一步理解，术语“包含”和/或包括当在此说明书中使用时，明确说明所主张特征、 整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它的特征、整体、步骤、操作、元件、部件和/或其群组的存在或附加。对应的结构、材料、行为以及所有手段或步骤加功能要素的等价物(如果存在)， 在以下权利要求中，旨在包括与特定主张的其它所主张要素组合执行功能的任何结构、材料或行为。本发明的描述已为了例示和说明的用途而呈现，但不旨在全面性，或者以所揭示的形式限制本发明。一般技术者显然可察知许多修改和变化例，而不背离本发明的范畴与精神。选择和描述实施例以便最佳解释本发明及实际应用的原理，且让其它的一般技术者能够了解，具有各种修改的各种实施例的本发明适合于列入考虑的该特定用途。
权利要求
1.一种慢波结构，包括多个导体信号路径，其被设置为基本上平行布置；第一接地电容线或线组，其位于所述多个导体信号路径下方，且被设置为基本上正交于所述多个导体信号路径；第二接地电容线或线组，其位于所述多个导体信号路径上方，且被设置为基本上正交于所述多个导体信号路径；以及接地平面，将所述第一和第二接地电容线或线组接地。
2.根据权利要求1的慢波结构，其中所述第一和第二接地电容线或线组均为以蛇形形状设置的单一线。
3.根据权利要求1的慢波结构，还包括多个电容屏蔽，每个电容屏蔽被设置在所述多个导体信号路径的每一个之间，且在多个位置处被分别连接至所述第一和第二接地电容线或线组中的每一个。
4.根据权利要求3的慢波结构，其中所述电容屏蔽具有范围从约0.05微米至约4微米的厚度，并具有范围从约0. 05微米至约10微米的宽度。
5.根据权利要求3的慢波结构，其中在所述电容屏蔽与所述多个导体信号路径之间的间隔为约0. 05微米至约4微米。
6.根据权利要求1的慢波结构，其中在所述多个导体信号路径与所述第一和第二接地电容线或线组中的每一个之间的间隔为约0.4微米。
7.根据权利要求1的慢波结构，其中所述多个导体信号路径被设置在下金属层层级上。
8.根据权利要求1的慢波结构，其中所述多个导体信号路径具有范围从约0.05微米至约4微米的厚度。
9.根据权利要求1的慢波结构，其中所述多个导体信号路径具有范围从约0.1微米至约4微米的厚度。
10.根据权利要求1的慢波结构，还包括被设置为基本上平行布置的第二多个导体信号路径，所述第二多个导体信号路径被设置在所述第二接地电容线或线组的上方和第三接地电容线或线组的下方，所述第二和第三接地电容线或线组被设置为基本上正交于所述多个导体信号路径。
11.根据权利要求1的慢波结构，其中所述第一接地电容线或线组和所述第二接地电容线或线组被设置为基本上平行布置。
12.根据权利要求1的慢波结构，其中所述多个导体信号路径、所述第一接地电容线或线组以及所述第二接地电容线或线组被嵌入在绝缘体材料中。
13.一种慢波结构，包括接地板；第一接地电容线，其具有被设置为基本上平行布置的段，所述第一接地电容线被接地到所述接地板；第二接地电容线，其具有被设置为基本上平行布置的段，所述第二接地电容线被接地到所述接地板；多个导体信号路径，其被设置在所述第一接地电容线与所述第二接地电容线之间，所述多个导体信号路径被设置为平行布置且正交于所述第一接地电容线和所述第二接地电容线；以及多个电容屏蔽，其被设置在所述多个导体信号路径中的每一个之间，且在对应位置处被连接至所述第一接地电容线和所述第二接地电容线。
14.根据权利要求13的慢波结构，其中在所述电容屏蔽与所述多个导体信号路径之间的间隔为约0. 05微米至约4微米。
15.根据权利要求14的慢波结构，其中在所述多个导体信号路径与所述第一和第二接地电容线中的每一个之间的间隔为约0. 4微米。
16.根据权利要求13的慢波结构，还包括被设置为基本上平行布置的第二多个导体信号路径，所述第二多个导体信号路径在所述第二接地电容线的上方且在第三接地电容线的下方，所述第二和第三接地电容线被设置为基本上正交于所述多个导体信号路径。
17.根据权利要求13的慢波结构，其中所述第一接地电容线和所述第二接地电容线被设置为基本上平行布置。
18.根据权利要求1的慢波结构，其中所述多个导体信号路径、所述第一接地电容线或线组和所述第二接地电容线或线组被嵌入在绝缘体材料中。
19.一种制造慢波结构的方法，包括在接地平面上方或下方，在绝缘体材料中形成下接地电容线；在所述绝缘体材料中且在所述下接地电容线上方，形成基本上平行布置的多个导体信号路径，所述多个导体信号路径被形成为基本上正交于所述上接地电容线；以及在所述多个导体信号路径上方的所述绝缘体材料中，形成上接地电容线，所述上接地电容线被形成为基本上正交于所述多个导体信号路径。
20.根据权利要求19的方法，其中形成所述下接地电容线、所述多个导体信号路径以及所述上接地电容线，包括曝光抗蚀剂以形成一个或多个开口、蚀刻所述绝缘体材料以形成沟槽、以及在所述沟槽内沉积金属。
21.根据权利要求19的方法，还包括在所述绝缘体材料中且在所述上接地电容线上方，形成基本上平行布置的第二多个导体信号路径，所述多个导体信号路径被形成为基本上正交于所述上接地电容线；以及在所述第二多个导体信号路径上方的所述绝缘体材料中形成更高的接地电容线，所述更高的接地电容线被形成为基本上正交于所述多个导体信号路径。
22.一种用于设计、制造或测试集成电路的体现在有形的机器可读的介质中的设计结构，所述设计结构包括多个导体信号路径，其被设置为基本上平行布置；第一接地电容线或线组，其位于所述多个导体信号路径下方，且被设置为基本上正交于所述多个导体信号路径；第二接地电容线或线组，其位于所述多个导体信号路径上方，且被设置为基本上正交于所述多个导体信号路径；以及接地平面，将所述第一和第二接地电容线或线组接地。
23.根据权利要求22的设计结构，其中所述设计结构包括网表。
24.根据权利要求22的设计结构，其中所述设计结构被作为用于集成电路布局数据交换的数据格式而位于存储介质上。
25.根据权利要求22的设计结构，其中所述设计结构位于可编程门阵列中。
全文摘要
提供芯片上慢波结构，其使用多个具有接地电容结构的平行信号路径，并且提供其制造方法以及设计结构。所述慢波结构(10)包括多个导体信号路径(12)，其被设置为基本上平行布置。所述结构还包括第一接地电容线或线组(16)，其位于所述多个导体信号路径下方，且被设置为基本上正交于所述多个导体信号路径。第二接地电容线或线组(18)位于所述多个导体信号路径上方，且被设置为基本上正交于所述多个导体信号路径。接地平面(14)将所述第一和第二接地电容线或线组接地。
文档编号H01P9/00GK102396103SQ201080016593
公开日2012年3月28日 申请日期2010年3月18日 优先权日2009年4月15日
发明者W·伍兹, 王国安 申请人:国际商业机器公司