专利名称：一种叠层片式压敏电阻排的制作方法
技术领域：
本发明涉及压敏电阻，特别是涉及一种叠层片式压敏电阻排。
背景技术：
在同一印刷电路板(Printed Circuit Board，缩略词为PCB)线路采用多个片式 压敏电阻时，常常占用过多线路面积，导致电路复杂化，带来电路设计、维护方面的隐患。 而片式压敏电阻排作为一种新型压敏元件，能够在同一单体上集成多个压敏电阻并且每 个压敏电阻与表层电阻层构成RC回路，不仅缩小产品体积的优势，还具有压敏电阻的防 护静电放电(Electrc^tatic Discharge，缩略词为 ESD)和电磁干扰(Electromagnetic hterference，缩略词为EMI)的效果，正在应用于多功能化、微型化的通信、消费类电子产 品上。但是，如何提供结构设计多样化的片式压敏电阻排以满足各种电路保护的应用要求， 仍然需要进一步改进与完善。
发明内容
本发明所要解决的技术问题是弥补上述现有技术的缺陷，提供一种叠层片式压敏 电阻排。本发明的技术问题通过以下技术方案予以解决。这种叠层片式压敏电阻排，呈长方体状结构，包括侧内电极、侧外电极、压敏陶瓷 基体及其表面绝缘层。这种叠层片式压敏电阻排的特点是沿长方体的宽度方向集成至少两个独立的单体叠层片式压敏电阻，所述独立的单 体叠层片式压敏电阻的侧外电极沿长方体的长度方向并排均勻对称设置，每组侧外电极分 别与压敏陶瓷基体内部设置的一组侧内电极相连。所述一组侧内电极包括至少一个内电极叠层单元，所述侧内电极之间以及内电极 叠层单元之间的间隙是压敏陶瓷基体。所述内电极叠层单元由则彡1的正整数}+1个相同参数的内电极组成。本发明的技术问题通过以下进一步的技术方案予以解决。如果N是奇数1，分别与两个侧外电极连接的内电极是在长方体的长度方向平行 且在长方体的高度方向有高度差的相互交错的两个内电极，且构成N = 1个电容。如果N是至少为3的奇数，分别与两个侧外电极连接的内电极是在长方体的长度 方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，其它的内电极沿长方 体的长度方向与两侧的内电极保持相同的高度差且交替平行均勻对称，构成N个串联电 容。如果N是偶数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且 在长方体的高度方向无高度差的相互相对的两个内电极，其它的内电极沿长方体的长度方 向与两侧的内电极保持在长方体的高度方向有相同的高度差且交替平行均勻对称，构成N个串联电容。本发明的技术问题通过以下再进一步的技术方案予以解决。所述压敏陶瓷基体的材料是氧化锌、碳化硅、钛酸钡中的至少一种。所述表面绝缘层是玻璃和高分子树脂中的一种。所述表面绝缘层厚度为1 20 μ m。所述侧外电极是纯银电极和在银表面先电镀一层镍后电镀一层锡的银电极中的一种。所述内电极的材料是银、钯、钼中的至少一种。所述内电极厚度为1 20 μ m，宽度不超过侧外电极的宽度。
本发明与现有技术对比的有益效果是本发明产品所述叠层片式压敏电阻排集成了多个独立的单体叠层片式压敏电阻 即是多个独立的单体叠层片式压敏电阻集成的排列式产品，仍然按照独立的单体叠层片式 压敏电阻的方式接入电路中应用，并独自对相应的线路或元件进行过电压保护，可以显著 减小PCB板占用空间，为电子线路设计提供更多便利。
图1是本发明叠层片式压敏电阻排的解体结构图；图2是本发明叠层片式压敏电阻排的局部剖视图(图中未画出表面绝缘层)；图3是本发明具体实施方式
一的立体透视结构图；图4是图3的长度方向剖视图；图5是本发明具体实施方式
二的立体透视结构图；图6是图5的长度方向剖视图；图7是本发明具体实施方式
三的立体透视结构图；图4是图3的长度方向剖视图。
具体实施例方式
下面结合具体实施方式
并对照附图对本发明进行说明。
具体实施方式
一一种如图1 4所示的叠层片式压敏电阻排，呈长方体状结构，包括侧内电极3、侧 外电极1、压敏陶瓷基体2及其表面绝缘层4。侧外电极1覆盖在压敏陶瓷基体2侧面，并 延展至上、下两个压敏陶瓷基体2表面，延伸出的部分电极长度为50 μ m,以增加侧外电极1 与压敏陶瓷基体2的附着力，有助于进行焊接。沿长方体的宽度方向集成四个独立的单体叠层片式压敏电阻，独立的单体叠层片 式压敏电阻的侧外电极1沿长方体的长度方向并排均勻对称设置，每组侧外电极1分别与 压敏陶瓷基体2内部设置的一组侧内电极3相连。一组侧内电极3包括至少一个内电极叠 层单元，侧内电极3之间以及内电极叠层单元之间的间隙是压敏陶瓷基体2。内电极叠层单元由N{ = 1}+1个相同参数的内电极组成。分别与两个侧外电极1 连接的内电极3是在长方体的长度方向平行且在高度方向有高度差的相互交错的两个内 电极，且构成N= 1个电容。内电极3宽度小于外电极1宽度。
具体实施方式
二—种如图5、6所示的叠层片式压敏电阻排，呈长方体状结构，外观同具体实施方 式一，区别在于内电极叠层单元由N{ = 3的正整数}+1个相同参数的内电极组成。分别与两个 侧外电极1连接的内电极3是在长方体的长度方向平行且在长方体的高度方向有高度差的 相互交错的两个内电极，其它的两个内电极沿长方体的长度方向与两侧的内电极保持相同 的高度差且交替平行均勻对称，构成三个串联电容。
具体实施方式
三一种如图5、6所示的叠层片式压敏电阻排，呈长方体状结构，外观同具体实施方 式一，区别在于所述内电极叠层单元由则=2}+1个相同参数的内电极组成。分别与两个侧外电 极1连接的内电极是在长方体的长度方向平行且在长方体的高度方向无高度差的相互相 对的两个内电极，其它的一个内电极沿长方体的长度方向与两侧的内电极保持在长方体的 高度方向有相同的高度差且交替平行均勻对称，构成两个串联电容。以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定 本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在 不脱离本发明构思的前提下做出若干等同替代或明显变型，而且性能或用途相同，都应当 视为属于本发明由所提交的权利要求书确定的专利保护范围。
权利要求
1.一种叠层片式压敏电阻排，呈长方体状结构，包括侧内电极、侧外电极、压敏陶瓷基 体及其表面绝缘层，其特征在于沿长方体的宽度方向集成至少两个独立的单体叠层片式压敏电阻，所述独立的单体叠 层片式压敏电阻的侧外电极沿长方体的长度方向并排均勻对称设置，每组侧外电极分别与 压敏陶瓷基体内部设置的一组侧内电极相连；所述一组侧内电极包括至少一个内电极叠层单元，所述侧内电极之间以及内电极叠层 单元之间的间隙是压敏陶瓷基体；所述内电极叠层单元由则^ 1的正整数}+1个相同参数的内电极组成。
2.如权利要求1所述的叠层片式压敏电阻排，其特征在于如果N是奇数1，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在 长方体的高度方向有高度差的相互交错的两个内电极，且构成N = 1个电容。
3.如权利要求1所述的叠层片式压敏电阻排，其特征在于如果N是至少为3的奇数，分别与两个侧外电极连接的内电极是在长方体的长度方向 平行且在长方体的高度方向有高度差的相互交错的两个内电极，其它的内电极沿长方体的 长度方向与两侧的内电极保持相同的高度差且交替平行均勻对称，构成N个串联电容。
4.如权利要求1所述的叠层片式压敏电阻排，其特征在于如果N是偶数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长 方体的高度方向无高度差的相互相对的两个内电极，其它的内电极沿长方体的长度方向与 两侧的内电极保持在长方体的高度方向有相同的高度差且交替平行均勻对称，构成N个串 联电容。
5.如权利要求1或2或3或4所述的叠层片式压敏电阻排，其特征在于 所述压敏陶瓷基体的材料是氧化锌、碳化硅、钛酸钡中的至少一种。
6.如权利要求5所述的叠层片式压敏电阻排，其特征在于 所述表面绝缘层是玻璃和高分子树脂中的一种。
7.如权利要求6所述的叠层片式压敏电阻排，其特征在于 所述表面绝缘层厚度为1 20 μ m。
8.如权利要求7所述的叠层片式压敏电阻排，其特征在于所述侧外电极是纯银电极和在银表面先电镀一层镍后电镀一层锡的银电极中的一种。
9.如权利要求8所述的叠层片式压敏电阻排，其特征在于 所述内电极的材料是银、钯、钼中的至少一种。
10.如权利要求9所述的叠层片式压敏电阻排，其特征在于 所述内电极厚度为1 20 μ m，宽度不超过侧外电极的宽度。
全文摘要
本发明公开了一种叠层片式压敏电阻排，呈长方体状结构，包括侧内电极、侧外电极、压敏陶瓷基体及其表面绝缘层，其特征在于沿长方体的宽度方向集成至少两个独立的单体叠层片式压敏电阻，所述独立的单体叠层片式压敏电阻的侧外电极沿长方体的长度方向并排均匀对称设置，每组侧外电极分别与压敏陶瓷基体内部设置的一组侧内电极相连。所述一组侧内电极包括至少一个内电极叠层单元，所述侧内电极之间以及内电极叠层单元之间的间隙是压敏陶瓷基体。所述内电极叠层单元由N{≥1的正整数}+1个相同参数的内电极组成。本发明是多个独立的单体叠层片式压敏电阻集成的排列式产品，可以显著减小PCB板占用空间，为电子线路设计提供更多便利。
文档编号H01C13/02GK102142308SQ20111000611
公开日2011年8月3日 申请日期2011年1月12日 优先权日2011年1月12日
发明者冯志刚, 师习恩, 成学军, 毛海波, 王小波, 贾广平 申请人:深圳顺络电子股份有限公司