专利名称：半导体装置和穿通电极测试方法
技术领域：
本发明涉及半导体装置，其中集成电路形成在一个主表面(例如，前表面)上，凸块电极(bump electrode)形成在位于该一个主表面相反侧的另一个主表面(例如，后表面)上，且这两个表面之间夹设有半导体基板，并且其中适合于电连接凸块电极和集成电路的穿通电极形成为在厚度方向上贯通半导体基板。本发明还涉及用于电测试穿通电极两端的连接的穿通电极测试方法。
背景技术：
已知三维集成技术被设计为顺次堆叠多个半导体基板，其中每个半导体基板都具有形成在其上的集成电路。该技术的进步很大程度上得益于被称为微凸块的接触压力型微凸起电极技术、在厚度方向上贯通半导体的穿通电极形成技术、半导体厚度的减小的发展以及处理及其它技术的进步。为了形成三维集成电路，每一个都具有形成在其前表面上的集成电路和形成在其后表面上的凸块电极的芯片，通常一个接一个地堆叠在用作母基板的半导体基板上。此时， 例如，已知安装边界扫描测试电路来保证凸块电极与焊盘之间以及不同基板上的凸块电极之间的连接。每个要被堆叠的芯片状态或在晶片状态下穿通电极的形成必须被测试。就是说， 必须检查外连接所用的凸块电极和穿通电极之间在基板中的连续性。对于穿通电极的短路故障，已经给出了允许通过普通表面晶片测试检测这样的故障的电路的发明建议(例如，参考日本特开第2008-96312号公报，在下文称为专利文件1)。
发明内容
然而，上面专利文件1中描述的技术仅能检测穿通电极的短路故障。该技术不能在封装装配前测试该穿通电极部分的开路故障。结果，该部分的故障伴随装配的完成在最后的测试期间被发现。大量的工时以及包括多个晶片和装配构件的原材料的损耗占制造成本的大百分比。本发明需要提供这样的半导体装置，其构造为允许在芯片或晶片状态下检测穿通电极的短路故障和开路故障。本发明另外需要对这样的检测提供穿通电极测试方法。根据本发明实施例的半导体装置包括半导体基板、集成电路、穿通电极、凸块电极和测试焊盘电极。集成电路形成在半导体基板的第一主表面(所谓的前表面)上。 穿通电极在厚度方向上贯通半导体基板，并且其一端电连接到集成电路。凸块电极形成在半导体基板的第二主表面上，并且电连接到穿通电极的另一端。测试焊盘电极形成在半导体基板的第二主表面上，并且电连接到凸块电极。上面的构造因下面的原因允许检测穿通电极的开路故障。就是说，如其名字所暗示，穿通电极在厚度方向上贯通半导体基板。该类型的电极旨在使集成电路的终端出现在与其上形成该电路的基板表面相反的表面(所谓的后表面) 上。作为选择，还有另一种类型的被称为TSV(穿通硅通孔)的穿通电极，其旨在传输源电压或其它电压到叠层。在这些类型的穿通电极中，很多被设计为从后表面引出半导体集成电路的终端。在本发明中，测试焊盘电极提供在后表面(第二主表面)上，以进行穿通电极和集成电路之间的基板中的连接或者凸块电极侧的基板中的连接良/否确定。这使其能够在首先形成集成电路然后从基板的后表面形成穿通电极后测试穿通电极。此时，通过使电流通过该路径或者给其施加电压而进行连续性测试。本发明提供的半导体装置构造为允许在芯片或晶片状态下检测穿通电极的短路故障或开路故障。本发明使得可以提出用于这样检测的穿通电极测试方法。
图1是根据本发明实施例的半导体装置的概念截面图和平面图；图2是作为比较示例没有装配后表面测试焊盘的普通半导体装置的后截面图和后平面图；图3A至3F是以截面图示出的工艺流程图；图4A至4G是采用适当的截面图示出的包括测试的安装工艺流程的示意图；以及图5A至5G是采用适当的截面图示出的比较示例的安装工艺流程的示意图。
具体实施例方式下面，将参考附图以下面的顺序描述
具体实施例方式1.半导体装置结构，示出了穿通电极在平面图和截面图中的位置2.穿通电极的形成示例3.包括测试的安装工艺<1.示出了穿通电极在平面图和截面图中的位置的半导体装置结构〉图1是根据本发明实施例的半导体装置的概念性截面图和平面图。如图1所示，集成电路2形成在用作“半导体基板”的硅基板1的第一主表面(所谓的前表面)上。该表面在图1所示的底侧。微凸块所用的穿通电极不允许具有过大的直径，这是因为其形成密度必须相对地小。因此，必须形成薄到一定程度的硅基板1。为此，在集成电路2已经形成在前表面(图1中的底侧)上后，例如，支撑基板100 附着到集成电路2的表面作为支撑构件。图1是支撑基板100翻转(flip around)后的截面图和后面平面图，从而硅基板1的另一个表面(后表面)变为顶部。穿通电极3形成为大致在厚度方向上贯通硅基板1。穿通电极3的底表面与集成电路2的给定内部配线接触，因此建立电连接。另一方面，电极连接配线4形成在硅基板1的后表面上，从而与穿通电极3的顶表面接触。电极连接配线4通过晶片工艺的配线形成技术从后表面形成。电极连接配线4的顶侧的大部分和硅基板1的后表面涂敷有绝缘膜5 (或树脂层)。
绝缘膜5在两个位置具有开口，一个位置形成微凸块(μ凸块)电极10，另一个位置形成测试焊盘电极。微凸块电极10是根据本发明实施例的“凸块电极”的形式。本电极结构的特征在于，微凸块电极10和测试焊盘电极11提供在硅基板1 (半导体基板)的相同表面(第二主表面)上。只要微凸块电极10和测试焊盘电极11提供在相同的表面上，则它们之间的相对位置关系就不限于图1所示的关系，而是可以选择任意的位置关系。例如，微凸块电极10可以形成在绝缘膜中的单个矩形开口的一端，并且单个矩形开口另一端的开口区域可以用于测试焊盘电极11。在此情况下，开口区域形成为足够宽以便与测试探针接触。作为选择，如果不会发生因按压探针引起的损坏，则测试焊盘电极11的位置可以限定为包括与穿通电极3底表面接触的部分的顶表面的区域。作为选择，尽管图1示出了已经形成微凸块电极10的状态，但是测试自身也可被设计为检查穿通电极3的连续性(测试穿通电极3的开路故障或短路故障)。因此，该测试可以在形成微凸块电极10前执行。在此情况下，开口可以形成在测试焊盘电极11中，以包括将形成微凸块电极10的区域。然而，应当注意的是，如果不希望由按压探针引起表面粗糙，则测试焊盘可以布置为不与微凸块电极10重叠。在此情况下，与图1所示的示例不同，因为微凸块电极10还未形成，所以也可以恰好在微凸块电极10旁边进行测试探测。此外，不必限定测试焊盘电极11的区域范围在覆盖电极连接配线4的绝缘膜5的开口中。只要绝缘膜5具有与测试探针接触所需的区域，通常微凸块在后表面上的配线中没有这样宽的区域。因此，这样宽的区域可以看作测试焊盘区域。另一方面，在图1的平面图中，穿通电极3的连接区域、微凸块电极10和测试焊盘电极11并排设置。然而，也可以选择任意的布置。在图1所示的实施例中，金属层(电极连接配线4)提供在出现在后表面上的穿通电极3上。金属层具有专门的测试焊盘，以从后表面在与微凸块电极10的位置不同的区域执行测试，该微凸块电极10导电连接到不同的晶片或基板。实际的后表面晶片测试必须用贴附到硅基板1的支撑构件(支撑基板100)执行。图2示出了作为比较示例没有装配后表面测试焊盘的普通半导体装置的后截面图和后平面图。常规的后表面金属仅用于变动穿通电极3和微凸块电极10的位置。因此，没有形成如图1所示的宽区域(金属部分，如果不应用本发明的实施例，将是没用的)。结果，电极连接配线4的尺寸和平面形状根据是否应用本发明的实施例而允许有区别。此外，两个图的比较显示，图1所示的测试焊盘电极11可以通过延伸现存的后表面金属层并且蚀刻后表面层间绝缘膜以暴露焊盘部分而形成。如上所述，可以在制造成本上不需要任何显著的增加的情况下形成根据本发明实施例的电极结构。应当注意的是，图1所示的结构可以为每个微凸块电极10提供一个。作为选择， 对于大量的微凸块电极10，该结构可以以预定的比率被提供。在以预定的比率提供时，该结构优选应该有规则地被提供(例如，在X方向和Y方向上周期地被提供)，从而它们不以非平衡的方式在不同的区域之间分配。然而，应当注意的是，由于与集成电路2的终端的位置关系，所以可通过集成电路2电导通的微凸块电极10通常不以周期的间隔被布置。在此情况下，图1所示的结构可以以非周期的间隔布置。另一方面，电极连接配线4不需要同样地成型。在密集布置微凸块电极10的地方，例如，仅围绕区域中的微凸块电极10可以具有图 1所示的结构。作为选择，沿着微凸块电极10之间的间隔布设的细配线可以提供为部分地沿着电极连接配线4的路径。<2.穿通电极的形成示例〉图3A至3F是以截面图示出的工艺流程图。后表面上靠近穿通电极的区域的放大图用作该流程图。首先，图3A示出了一状态，其中穿通电极3已经形成到该电极3出现在后表面上的程度。深孔在表面处理期间形成在硅基板1中。孔的内侧涂敷有薄的绝缘膜，并且该孔填充有导电材料。图3A图解了硅基板1通过由支撑基板100支撑已经从后表面例如通过 CMP工艺被切削以使得该插塞的底部出现的状态。因为后表面也涂敷有薄的绝缘膜，所以仅暴露穿通电极3的顶表面。没有示出该阶段前的工艺流程。接下来所示的图:3B示出了焊盘金属配线(将用作电极连接配线4的层)已经堆叠在顶部的状态。作为已经形成图1所示的电极连接配线4的结果，接下来所示的图3C示出了焊盘金属配线被加工，以从穿通电极3形成微凸块电极10的连接部分和用作测试焊盘电极11 的测试焊盘部分的状态。图3D示出了绝缘膜5已经形成在电极连接配线4的顶部的状态。图3E示出了通过涂敷抗蚀剂、曝光该抗蚀剂以及执行RIE工艺，开口已经形成在其中将形成微凸块电极 10和测试焊盘部分(测试焊盘电极11)的绝缘膜5中的状态。作为最后的图，图3F示出了在通过采用例如仅适合于打开微凸块电极10的开口部分的抗蚀剂形成微凸块电极10之后，凸块电极已经通过回流形成的状态。实际的后表面晶片测试可以在形成微凸块电极10之前或之后执行。然而，应当注意的是，如果测试在微凸块电极10形成后进行，则在处理晶片时必须注意大量的事项，以便不引起微凸块电极10的任何缺陷。此外，优选附接到前表面的支撑构件(支撑基板100)大致与厚度应当减小的硅基板的厚度在后表面晶片测试期间被切削的厚度一样厚。这消除了调整采用的测试器探针尖端高度的需要。应当注意的是，上述后表面测试焊盘的图案(包括测试焊盘电极11的电极连接配线4)应当优选为与前表面测试焊盘相同。就是说，相同数量的测试焊盘电极提供在前表面和后表面(第一和第二主表面)上，其间夹设有半导体基板，并且测试焊盘电极的形状和位置应当优选在前表面和后表面上相同。这里，前表面测试焊盘例如为晶片状态下用于电路测试、工艺检查和其它目的的通常存在的焊盘电极。后表面上的测试焊盘电极11的数量(以及位置和尺寸)与其它测试所用的前表面上的测试焊盘电极相匹配，以保证公用的探针板(probe card)可以用在前表面和后表面二者上。探针板需要高的调整成本和其它成本，很昂贵且容易磨损。因此，公用的探针板可用在前表面和后表面二者上的情况显著地有助于成本降低。
应当注意的是，只有测试焊盘电极11在芯片中的位置必须在前表面和后表面上匹配。电极连接配线4的形状在前表面和后表面上不需要精确地相同。如果优先匹配测试焊盘电极11的位置，则允许存在不用于测试目的且仅用在前表面和后表面中的一侧的测试焊盘电极11 (虚设电极)。这些测试焊盘电极11在它们不用于测试的情况下是没有用的。然而，焊盘电极11存在于初始没有配线的地方。因此，不能说这些电极是没用的。此外，测试焊盘电极11通过单一步骤的工艺形成，因此不导致成本的增加。而是，由探针板实现的上述成本的降低是显著的。因此，总体上可以实现实质上的成本下降。此外，如果公用的掩模可以用于形成前表面和后表面上的测试焊盘，则可以实现更大的成本降低。此外，尽管没有具体示出，但是需要测试对准标记来执行后表面晶片测试。这样的标记可在制备掩模时包括在掩模中。应当注意的是，如果多个穿通电极提供在半导体基板上，则至少一个测试焊盘应当优选连接到所有穿通电极的两端的每一端。<3.包括测试的安装工艺>图4A至4G是采用适当的截面图示出包括测试的安装工艺流程的示意图。图4A示出了晶片已经完成后的截面图。在该图中，顶表面是前表面(第一主表面)。集成电路形成在前表面上，并且基板本体区域提供在集成电路下方(后表面上)。在晶片工艺中执行简单的DC测试或者工艺检查。然而，该工艺步骤没有示出。在图4B中，执行晶片测试(电路测试)。在晶片通过测试时，该晶片进行接下来的后表面工艺。如果未通过测试，则废弃该晶片。该阶段发生一定程度的产率下降(Y损失)。图4C所示的晶片的后表面处理是直到形成电极连接配线4或微凸块电极10的工艺步骤。尽管因前面已经给出了描述而没有详细描述，但是有可能在该工艺步骤中发生穿通电极3的连接不良。虚线圆围绕的区域例如为可能发生的连接故障的区域。图4D是作为应用本发明实施例的结果的流程图，包括可能第一次进行的从后表面的探测测试。在该测试中，探测器的探针采用探针板例如与图1所示的测试焊盘电极11 接触，以同时进行短路故障测试和连接故障测试(开路故障测试)。这里，除了适合于确定是否电流流过多个测试焊盘电极11之间的0K/NG测试(良/否确定)外，其它的测试也是可能的，包括例如适合于在给定电流通过时测试电阻增加的测试，以及适合于在某些情况下测试通过可接受的穿通电极3的电路操作的另一个测试。然而，应当注意的是，不总是能检测所有的穿通电极3中的连接故障。这里进行的测试基本上经由集成电路2执行。因此，该测试通过甚至在无源条件下也可电检测连续性的电路中的路径而执行在穿通电极3之间。作为选择，如果多个穿通电极3连接到电极连接配线4，则测试可以通过相同的配线4进行。在此情况下，集成电路2和穿通电极3中的连接故障不能被检测。在图4E中，已经通过测试的晶片与测试焊盘电极11分开且切割成芯片。芯片以三维方式一个接一个地堆叠，随之进行装配产品的最终测试(图4G)以便运输。如上所述，仅在所示的工艺步骤中进行多达三个的测试。图4B所示的晶片测试通常不引起太大的产率降低，只要晶片工艺具有很高的完善度。
另一方面，如果可由本发明实施例引入的图4D所示的测试没有进行(参考图5A 至5G)，则制造成本是完全可能上涨的。这将接下来参考比较示例进行说明。<4.比较示例〉在图5A至5G中，没有如图4D所示的后表面晶片测试。缺少图2所示的测试焊盘电极11时，后表面测试不可能进行。芯片装配成它们的最终形式而从图5B所示的晶片测试到最终测试(图5G)没有显现它们自身的连接故障。在此情况下，甚至单一的连接故障也会导致图5F所示的最终产品的废弃，可能导致产率的显著下降(图5G)。本发明允许检测穿通电极3的连接故障，并且不仅允许检测短路故障，而且允许检测开路故障。因此，该测试信息提供包括分布于整个晶片的信息，有助于改善产率以及上面所有防止制造成本(原料和人工成本)的实质增加。包括上述测试方法的制造工艺可概述如下(1)形成集成电路2在半导体基板1的第一主表面上，并且执行电路测试(晶片测试)。(2)然后，附接支撑基板100到第一主表面，并且从第二主表面形成电连接到集成电路2的多个穿通电极3。(3)在第二主表面上形成经由电极连接配线4电连接到穿通电极3的多个测试焊盘电极11。(4)测试该状态下的穿通电极。更具体地讲，使测试探针与多个所形成的测试焊盘电极接触，以使电流通过从电极-至-电极配线延伸到穿通电极、集成电路、其它穿通电极以及其它电极-至-电极配线的路径。这使其能够执行穿通电极与集成电路之间以及穿通电极与电极-至-电极配线之间的连续性测试。应当注意的是，电流必须特别通过(4)中描述的路径。因此，可测试的穿通电极3 具有一定的约束。然而，应当注意的是，根据本实施例的穿通电极和后表面测试焊盘的结构允许执行先前不可能的测试，因此有助于显著地改善产率和实质的成本下降。应当注意的是，图4D所示的穿通电极测试在上述描述中执行在晶片条件下。然而，穿通电极可以执行在芯片条件下，只要不干扰处理的容易度。本申请包含与2010年2月19日提交日本专利局的日本优先权专利申请JP 2010-035350中公开的相关的主题，其全部内容通过引用结合于此。本领域的技术人员应当理解的是，在权利要求或其等同方案的范围内，根据设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。
权利要求
1.一种半导体装置，包括半导体基板；集成电路，形成在所述半导体基板的第一主表面上；穿通电极，在厚度方向上贯通所述半导体基板，并且该穿通电极的一端电连接到所述集成电路；凸块电极，形成在所述半导体基板的第二主表面上，并且电连接到所述穿通电极的另一端；以及测试焊盘电极，形成在所述半导体基板的所述第二主表面上，并且电连接到所述凸块电极。
2.如权利要求1所述的半导体装置，其中在所述第二主表面的平面图中看时，所述测试焊盘电极提供在与所述凸块电极不同的位置处。
3.如权利要求1所述的半导体装置，包括电极连接配线，与所述凸块电极电连接，其中所述凸块电极和所述测试焊盘电极形成在所述电极连接配线的在厚度方向上与所述电极连接配线连接到所述凸块电极的表面相对的另一个表面上。
4.如权利要求3所述的半导体装置，其中所述凸块电极和所述测试焊盘电极在所述电极连接配线的所述另一个表面的平面图中看时形成在不同的位置。
5.如权利要求4所述的半导体装置，其中所述电极连接配线比所述测试焊盘电极宽，并且所述测试焊盘电极的尺寸由适合于使所述电极连接配线的一部分敞开的开口限定。
6.如权利要求1所述的半导体装置，其中在所述半导体基板的所述第二主表面的平面图中看时，多个测试焊盘电极提供在不同的位置，并且与所述多个测试焊盘电极一样多的测试焊盘电极提供在所述第一主表面上的相同位置，且所述多个测试焊盘电极与所述第一主表面上的所述测试焊盘电极之间夹设有所述半导体基板。
7.如权利要求6所述的半导体装置，其中提供在所述第一主表面上的所述多个测试焊盘电极的一部分是虚设电极，所述虚设电极不连接到所述集成电路，因此不用于测试。
8.如权利要求6所述的半导体装置，其中所述多个穿通电极提供在所述半导体基板上，并且至少一个测试焊盘电极连接到全部所述穿通电极的两端的每一端。
9.一种穿通电极测试方法，包括步骤在半导体基板的第一主表面上形成集成电路，并且执行电路测试；附着支撑基板到所述第一主表面，并且从第二主表面形成电连接到所述集成电路的多个穿通电极；在所述第二主表面上形成经由电极连接配线电连接到所述穿通电极的多个测试焊盘电极；以及使测试探针接触多个形成的所述测试焊盘电极，以使电流通过从电极-至-电极配线延伸到所述穿通电极、所述集成电路、其它穿通电极以及其它电极-至-电极配线的电流路径，以用于连续性测试。
全文摘要
本发明提供一种半导体装置和穿通电极测试方法。该半导体装置包括半导体基板；集成电路，形成在半导体基板的第一主表面上；穿通电极，在厚度方向上贯通半导体基板，并且其一端电连接到集成电路；凸块电极，形成在半导体基板的第二主表面上，并且电连接到穿通电极的另一端；以及测试焊盘电极，形成在半导体基板的第二主表面上，并且电连接到凸块电极。
文档编号H01L23/00GK102169870SQ20111003755
公开日2011年8月31日 申请日期2011年2月14日 优先权日2010年2月19日
发明者出羽光明 申请人:索尼公司