专利名称：形成在块体衬底上的自对准多栅极晶体管的制作方法
技术领域：
本揭示内容大体有关于包含有双栅极(FinFET)或三栅极架构的晶体管元件的高度精密集成电路。
背景技术：
先进集成电路(例如，CPU、存储器件、ASIC(特殊应用集成电路)及其类似者)的制造要求根据指定的电路布局在给定的芯片区上形成大量的电路元件，其中，场效应晶体管为一种重要的电路元件，其实质决定集成电路的性能。一般而言，目前实施的工艺技术有多种，其中，对于含有场效应晶体管的多种复杂电路，MOS技术是目前最有前途的方法之一， 因为由操作速度及/或耗电量及/或成本效率看来，它具有优越的特性。在使用CMOS技术制造复杂的集成电路期间，会在包含结晶半导体层的衬底上形成数百万个晶体管，例如，η 型通道晶体管与/或P型通道晶体管。不论是否考虑η型通道晶体管，场效应晶体管都包含所谓的Pn结(pn-junction)，其由被称作漏极及源极区的重度掺杂区与轻度掺杂或无掺杂区(例如，经配置成与重度掺杂区相邻的通道区)的接口形成。在场效应晶体管中，形成在该通道区附近以及通过细薄绝缘层而与该通道区隔开的栅极可用来控制通道区的导电率， 亦即，传导通道的驱动电流能力。在因施加适当的控制电压至栅极而形成传导通道后，该通道区的导电率会取决于掺杂物浓度、电荷载子的迁移率(mobility)、以及对平面型晶体管架构而言，取决于漏极区与源极区的距离，此距离也被称作通道长度由于有实质无限的可用性、已熟悉硅及相关材料和工艺的特性、以及过去50年来累积的经验，目前极大多数的集成电路皆以硅为基础。因此，对于设计成可量产的未来电路世代，硅可能仍为可供选择用来设计成可量产未来电路世代的材料。硅在制造半导体元件有主导重要性的理由之一是硅/ 二氧化硅接口的优越特性，它使得不同的区域彼此在可靠的电气绝缘。硅/ 二氧化硅接口在高温很稳定，从而允许后续高温工艺的性能，例如像退火循环(anneal cycle)所要求的，可激活掺杂物及纠正晶体损伤而不牺牲接口的电气特性。基于以上所提出的理由，二氧化硅在场效应晶体管中最好用来作为隔开栅极(常由多晶硅或其它含金属材料构成)与硅通道区的栅极绝缘层。在场效应晶体管的器件性能稳定地改善下，已持续减少通道区的长度以改善切换速度及驱动电流能力。由于晶体管性能受控于施加至栅极的电压，该电压使通道区的表面反转成有够高的电荷密度用以对于给定的供给电压可提供想要的驱动电流，必须维持有一定程度的电容耦合(capacitive coupling)，其由栅极、通道区及配置在其间的二氧化硅所形成的电容器提供。结果，减少用在平面型晶体管配置的通道长度要求增加电容耦合以避免在晶体管操作期间有所谓的短通道行为。该短通道行为可能导致泄露电流增加以及导致依赖通道长度的阈值电压。有相对低供给电压从而减少阈值电压的积极缩小晶体管器件可能受苦于泄露电流的指数增加同时也需要增强栅极与通道区的电容耦合。因此，必须相应地减少二氧化硅层的厚度以在栅极与通道区之间提供必要的电容。由电荷载子直接穿隧通过超薄二氧化硅栅极绝缘层造成的相对高泄露电流可能达相当氧化物厚度在1至2纳米之间的数值，这与性能驱动电路(performance driyen circuit)的要求不一致。有鉴于进一步的器件缩放会基于公认有效的材料，已有人提出可提供“三维”架构的新晶体管配置，企图得到想要的通道宽度同时保持电流流经通道区的有效可控性。为此目的，已有人提出所谓的FinFET，其中，在SOI (绝缘层上覆硅)衬底的薄主动层中可形成薄银或硅制鳍片(fin)，其中，在两个侧壁上，可提供栅极介电材料与栅极材料，藉此实现双栅极晶体管，它的通道区可全耗尽(fully cbpleted)。通常，在精密应用中，硅鳍片的宽度约有10纳米及其高度约有30纳米。在基本双栅极晶体管架构的修改版本中，也可在鳍片的顶面上形成栅极介电材料与栅极，藉此实现三栅极晶体管架构。基本上，FinFET晶体管可提供优越的通道可控性，因为基于至少两个栅极部分 (在双栅极晶体管)与至少3个栅极部分(在三栅极晶体管)可控制半导体鳍片内的通道区，其中，同时相较于平面型晶体管配置，可增加有效通道宽度，藉此，相较于习知平面型晶体管设计，对于给定的横向晶体管尺寸，可提供填充密度(packing density)增加的精密晶体管。另一方面，包含通道区的半导体鳍片的三维性，例如对于图样化(pattern)栅极结构、个别间隔体元件及其类似者，可能导致额外的工艺复杂度，其中，可能也难以达成与习知平面型晶体管架构的兼容性。此外，习知FinFET晶体管可能受苦于增加的寄生电容，特别是中高的外部电阻，亦即，用在连接至漏极及源极区的电阻，它主要是由供基于高度复杂外延生长工艺(印itaxial growth process)在FinFET晶体管的漏极侧及源极侧连接个别鳍片部分的外延生长附加漏极及源极材料造成。以下参考图Ia至图Id进一步详细地描述习知finFET的基本配置及与习知制造技术有关的具体特性。图Ia的透视图示意说明包含基于SOI (绝缘层上覆硅)衬底的习知FinFET晶体管 150的半导体器件100。亦即，半导体器件100包含衬底101，例如硅衬底，其上形成通常形式为二氧化硅材料的埋藏绝缘层(buried insulating layer) 102。此外，提供多个半导体鳍片110而且为初始在埋藏绝缘层102上形成的硅层(未显示)的“残留物(residues) ”。 鳍片110包含源极区110s、漏极区IlOd及通道区110c，通道区IlOc将会被视为连接至相应末端部分(亦即，漏极及源极区110d、110s)的鳍片110的中央部分。通道区IlOc沿着晶体管150的长度方向，亦即，沿着鳍片110的长度方向的延伸部分取决于包含适当电极材料121 (例如，多晶硅材料)与由任何适当材料或材料系统构成的间隔体结构122的栅极结构120。应了解，栅极结构120也包含形成在通道区IlOc中与栅极结构120接触的任何表面区上的栅极介电材料(未显示)。也就是说，该栅极介电材料(未显示)在鳍片110的侧壁(如果为三栅极晶体管，在鳍片110的顶面)处隔开电极材料121与通道区IlOc的半导体材料。鳍片110的典型尺寸，例如为了在通道区IlOc得到全耗尽的通道，其鳍片宽度是在10至12纳米之间，同时可选择约30纳米的高度。通常，通过需要精密光刻(lithography)及图样化策略的图样化 初始提供形成在埋藏绝缘层102上的硅层来形成包含FinFET 150的半导体器件100。在鳍片110的图样化之前或之后，可加入适当的阱区掺杂物种，其中，由于晶体管150有SOI架构，因此不需要任何阱区隔离植入(well isolation implantation)。之后，例如通过沉积栅极介电材料及电极材料121，由于有由多个鳍片110造成的明显表面地形(topography)而可能包含平坦化工艺，来形成栅极结构120。在栅极结构120的图样化期间，必须应用复杂的蚀刻工艺，因为图样化工艺必须在两个不同的高度水平(height level)终止，亦即，在鳍片110的顶面上与埋藏绝缘层102上。同样，在加入用在源极及漏极延伸区的适当漏极及源极植入物种后， 必须基于精密的蚀刻技术来提供间隔体结构122，其中，蚀刻工艺也必须在两个不同的高度水平终止。如 前述，当例如经由器件100中将要在后面制造阶段形成的接触水平(contact level)可“外部”连接个别的半导体鳍片110时，晶体管150通常有中高的漏极及源极电阻。 结果，在典型的制造策略中，可成长额外的半导体材料在个别半导体鳍片110之间以便提供实质连续的漏极及源极区(未显示)，然后可用任何适当的接触方案(contact regime) 连接。不过，相应的选择性外延生长工艺会大幅增进形成器件100的整体工艺复杂度，其中，相较于习知的平面型晶体管，晶体管150(亦即，多个鳍片110)的所得整体串联电阻还是高于预期使得整体晶体管性能也没有预期那么明显。此外，大量掺杂物扩散进入埋藏氧化物材料可能发生因而也可能造成半导体鳍片110有低劣驱动电流能力，即使在漏极及源极区中设有中间的外延生长半导体材料。图Ib示意说明其中设有呈“块体”配置的晶体管150的器件100。亦即，在结晶衬底材料101的上半部中可形成该半导体鳍片，藉此在半导体鳍片110中可提供额外的硅容积。另一方面，半导体鳍片110的电性“有效”高度是用例如形式为二氧化硅的介电材料 102a调整，它也可与各个鳍片110电气隔离。除了用在定义鳍片110的电性有效高度及横向隔离鳍片的介电材料102a以外，图Ib的器件100的块体配置也需要适当的隔离结构(未显不)ο以下参考图Ic及Id进一步详细地分别描述SOI配置与块体配置的某些特性，以及与其关连的任何问题。图Ic示意说明根据SOI配置的半导体器件100，也如在说明图Ia时所述。如上述，减少用在连接至漏极及源极区110d、110s的电阻(用105表示)是要通过，例如，外延生长附加半导体材料在半导体鳍片110上及之间，接着用适当的蚀刻工艺去除任何过剩材料以便为后续的硅化工艺(silicidation process)提供适当的条件，然而不会大幅增进漏极及源极区与栅极之间的附加寄生电容。半导体鳍片110的电阻取决于以IlOw表示的宽度，接着可选择以IlOh表示的高度以便得到全耗尽晶体管行为。另一方面，增加的宽度及 /或高度可为半导体鳍片110提供减少的整体电阻。此外，例如漏极及源极延伸区(亦即， 间隔体结构122所覆盖的区域)中由掺杂物分离进入埋藏氧化物材料102造成的掺杂物耗尽可能影响鳍片110的整体导电率。此外，晶体管150的性能可能被鳍片110的栅极与源极/漏极区之间的寄生电容影响，通过选择较短及较宽的鳍片可补偿部分。此外，习知在复杂平面型晶体管架构中实作例如形式为应变诱发机构(strain inducing mechanism)的多个性能增强机构，以便适当地修改通道区的电荷载子迁移率，这可直接转化成优越的晶体管性能。例如通过提供至少部分接触水平的层间介电材料作为带有高应力材料(highly stressed material)，可以形成在晶体管上方的带有高应力介电层的形式提供适当的应变诱发机构。任何此类应变诱发机构用在如图Ic所示的配置可能效率较低，因此可能要开发其它的适当应变诱发机构。此外，嵌入应变诱发半导体材料通常在SOI配置有减少的效率， 特别是在实作如图Ic所示的FinFET时。图Id示意说明器件100的块体配置，半导体鳍片110的整体串联电阻105可小于SOI配置的，因为增大硅容 积大体因块体配置而可用在鳍片110，同时任何下伏 (underlying)氧化物材料也可避免损失大量的掺杂物。另一方面，所得寄生电容104与SOI 配置比得上，藉此全部可提供块体配置与外部电阻105及寄生电容104有关的优越性能。此夕卜，为了垂直隔离半导体鳍片，可能需要阱区隔离植入106，接着可提供额外的潜力用以根据块体配置适当地调整器件100的性能。关于应变诱发机构，任何上覆(overlying)应力介电材料也可能效率明显较低，这与上述SOI配置的情形比得上，同时另一方面，任何嵌入应变诱发半导体材料可具有比较高一点的块体配置效率，不过，有大体上减少的效果。因此，与平面型晶体管架构相比，例如形式为SOI及块体架构，大体呈三维的晶体管配置对于给定横向尺寸可提供增加的晶体管性能，不过，其中，例如考虑到图样化栅极结构、提供间隔体元件及其类似者，这可能引进额外的工艺复杂度。此外，可能需要高度复杂的外延生长工艺以便在漏极及源极区提供适当的接触电阻，然而这可能导致中高的接触电阻。另外，性能增强机构，例如带有应力介电层、嵌入应变诱发半导体材料及其类似物，可能实质无效，或与平面型晶体管配置相比，可能有显着减少的效率，从而需要开发新的适当机构。此外，习知FinFET架构可能与平面型晶体管架构不兼容，或可能至少需要额外的工艺复杂度用以同时提供三维晶体管与平面型晶体管。例如，以SOI FinFET而言，半导体鳍片的必要高度要求提供适当薄的半导体基材，然而这可能不适合用来形成平面型晶体管，因为约30纳米的相应厚度不适用在全耗尽的平面型晶体管或部分空乏的SOI晶体管。此外， 衬底材料中可能要提供任何其它的被动半导体元件。形成三维晶体管及平面型晶体管的块体配置可能需要大幅调适工艺，例如在栅极图样化工艺、间隔体蚀刻工艺及其类似者。鉴于上述情形，本揭示内容有关于数种半导体器件及形成该半导体器件的方法， 其中，提供数种三维晶体管配置，同时避免或至少减少以上所述问题中之一或更多的影响。
发明内容
一般而言，本揭示内容提供数种基于硅块体衬底可形成三维晶体管(例如，双栅极或三栅极晶体管在其中的半导体器件及制造技术，其中，以对于栅极可自对准的方式提供多个半导体鳍片，亦即，基于栅极图样化工艺可调整半导体鳍片的长度，从而可提供连接至该多个自对准半导体鳍片的连续漏极及源极区。在揭示在本文的说明性方面中，基于适当的掩模材料及栅极开孔，根据镶嵌工艺技术(inlaid process technique)，可提供该栅极结构，亦即，至少该栅极材料及该栅极介电材料，通过该栅极开孔可形成三维晶体管的自对准半导体鳍片，同时在相同的工艺顺序期间，通过适当地掩模该半导体材料可形成平面型晶体管元件。结果，基于揭示在本文的原理，如有必要，利用在平面型晶体管配置领域基本上公认有效的工艺技术，可一起形成以下会被称作FinFET的双栅极或三栅极晶体管可与平面型晶体管，藉此可提供极为有效的整体制造流程。揭示在本文的说明性方法包含下列步骤在半导体器件的半导体层上方形成第一掩模层，其中，该掩模层包含定义栅极的横向尺寸及位置的栅极开孔。此外，该方法包含下列步骤在该栅极开孔中形成第二掩模层，其中，该第二掩模层包含定义待形成在该半导体层中的多个鳍片的横向尺寸及位置的多个掩模特征。另外，该方法包含下列步骤利用该第一及第二掩模层执行蚀刻工艺以便在该半导体层的部分中形成该鳍片。该方法进一步包含下列步骤在去除该第二掩模层后，在该栅极开孔中形成栅极结构，其中，该栅极结构包含该栅极且连接至该多个鳍片。揭示在本文的另一说明性方法有关于形成半导体器件。该方法包含下列步骤在形成在半导体层上方的第一掩模层中形成第一栅极开孔与第二栅极开孔，其中，该第一及第二栅极开孔各自定义第一栅极结构与第二栅极结构的横向位置及尺寸。该方法进一步包含下列步骤通过该第一栅极开孔来形成多个鳍片在该半导体层中，同时掩模该第二栅极开孔。另外，该方法包含下列步骤在该第一栅极开孔中形成第一栅极结构，其中，该第一栅极结构与该多个鳍片接触。此外，该方法包含下列步骤在该第二栅极开孔中形成第二栅极结构，以及在该半导体层中形成与该第一及第二栅极结构相邻的漏极及源极区。揭示在本文的说明性半导体器件包含隔离结构，其形成在半导体层中以及横向界定有长度尺寸与宽度尺寸的半导体区。该半导体器件进一步包含形成在该半导体区之中的漏极区与源极区。此外，有多个半导体鳍片形成在该半导体区中以及在该漏极区与该源极区之间延伸。该半导体器件进一步包含形成在该半导体鳍片上方以及沿着该宽度尺寸及在该隔离结构的部分上方延伸的栅极结构。此外，该半导体器件包含形成在该栅极结构下方及该多个鳍片之间的介电材料，其中，该介电材料延伸至小于该隔离结构的高度水平的高度水平。
本揭示内容的其它具体实施例皆定义在随附权利要求中，在阅读以下详细说明时参考附图可更加明白该具体实施例。图Ia至图Id根据处于SOI及块体配置的习知晶体管架构示意说明FinFET晶体管的透视图；图2的透视图示意说明包含基于以包含多个自对准半导体鳍片的块体配置形成的FinFET晶体管的半导体器件；图2a的透视图根据示范具体实施例示意说明在用在形成三维晶体管的早期制造阶段期间的半导体器件；图2b及图2c根据示范具体实施例示意说明图2a的截面IIb在更进一步制造阶段用以在栅极开孔内形成多个自对准半导体鳍片时的横截面图；图2d至图2f的透视图根据示范具体实施例示意说明在不同制造阶段的半导体器件；图2g及图2h根据示范具体实施例示意说明图2a的截面IIb处于更进一步制造阶段的横截面图；图2i至图21的透视图根据示范具体实施例示意说明处于更进一步制造阶段的半导体器件；图2m及图2η根据示范具体实施例示意说明图2a的截面IIb的横截面图；图2ο至图2r的透视图根据示范具体实施例示意说明处于更进一步制造阶段的半导体器件；图2s及图2t示意说明图2a的直线IIb在不同制造阶段的横截面图；图2u至图2x的透视图根据示范具体实施例各自示意说明处于更进一步制造阶段的三维晶体管与平面型晶体管；
图3a及图3b的透视图示意说明基于上述制造技术来形成的三维晶体管，其中，根据示范具体实施例可提供嵌入应变诱发半导体材料；图3c的横截面图根据示范具体实施例示意说明根据可应用在三维晶体管的取代栅极法(!^placement gate approach)的平面型晶体管，可能包含应变诱发机构；以及 图3d的透视图根据其它示范具体实施例示意说明在进一步用以应用取代栅极法的制造阶段时的三维晶体管。
具体实施例方式尽管用如以下详细说明及附图所图解说明的具体实施例来描述本揭示内容，然而应了解，以下详细说明及附图并不希望揭示在本文的专利标的受限于所揭示的特定示范具体实施例，而是所描述的具体实施例只是用来举例说明本揭示内容的各种方面，本发明的范畴由随附的权利要求定义。—般而言，本揭示内容提供基于块体配置可有效地形成三维晶体管(可能与平面型晶体管结合)在其中同时可提供自对准半导体鳍片而有连续漏极及源极区以便所得三维晶体管可得到优越导电率的半导体元件及制造技术。基于一种加工流程可得到有自对准性的半导体鳍片，其中，基于有适当栅极开孔用以定义栅极的横向尺寸及位置的掩模层可提供该栅极结构(亦即，栅极介电材料与电极材料或占位材料(place holder material)) 的部分。基于该栅极开孔，可在用在三维晶体管的栅极开孔内形成该半导体鳍片，同时基于该半导体材料可形成任何平面型晶体管而不需通过相应的栅极开孔来图样化。此外，提供适当沟槽隔离结构可独立形成用在隔离栅极开孔内的半导体鳍片的介电材料，从而能够有效地微调半导体鳍片的电子特性，例如通过调整该半导体鳍片的有效高度，从而使得在调整晶体管特性方面有高度弹性而不影响，例如，任何平面型晶体管。此外，由于可在共享工艺顺序中形成三维晶体管及平面型晶体管的栅极结构，也可基于可用在三维架构及平面型晶体管架构的工艺及材料做进一步的加工，藉此公认有效的机构，例如应变诱发机构、增高漏极及源极区、凹入漏极及源极区、高介电系数金属栅极结构及其类似物，可有效地应用在这两种晶体管架构。此时，参考图2a至图3d，进一步详细地描述其它的示范具体实施例，其中，也参考图2，其说明块体架构的自对准三维晶体管的基本配置。此外，如果适当的话，可参考图Ia 至图Id。图2的透视图示意说明包含衬底201的半导体器件200，可理解该衬底201为已有结晶半导体材料形成在其上的任何适当载体材料，例如硅材料，其厚度大于待形成在衬底201中及上方的晶体管的任何阱区(well region)的深度。因此，应了解，可认为器件 200处于块体配置，即使在衬底201的“深度”中可提供任何绝缘材料，只要衬底201的结晶部分有足够的厚度允许形成块体晶体管。为了方便起见，也用参考符号201表示相应的初始半导体层，亦即，衬底201的上半部。器件200可进一步包含形成在半导体层201的漏极区2IOd与源极区210s，其中，多个鳍片210可在长度由栅极结构220决定的漏极及源极区210d、210s之间延伸，这在说明图2a至图2x时会有进一步详细的描述。此外，半导体层 201中的主动区(active area)的尺寸可基于隔离结构(未说明)来定义，例如浅沟槽隔离 (shallow trench isolation)，随后这也会有进一步详细的描述。另外，可在栅极结构220下方及半导体鳍片210之间加上介电材料202a，其中，介电材料202a因而可定义半导体鳍片210的电性有效高度，随后这也会有进一步详细的描述。基于如在说明图2a至图3d时所述的工艺技术可得到器件200的基本自对准配置。图2a的透视 图根据示范具体实施例示意说明处于早期制造阶段的半导体器件 200。如说明，在衬底201中可形成隔离结构，例如浅沟槽隔离202，从而可横向界定主动区 (active region)或半导体区210a、或任何其它主动区，其将会形成有可能与平面型晶体管结合的三维晶体管。隔离结构202可以想要的深度延伸至衬底201的较深部分，如201s 所示。此外，器件200可包含由任何适当材料制成的掩模层230，例如氮化硅及其类似物， 其中，可适当地选择掩模层230的厚度以便相应至待基于掩模层230来形成的栅极结构的目标高度水平。应了解，掩模层230可包含两个或更多实质个别层用以提供蚀刻终止能力、 CMP(化学机械抛光)终止能力、硬掩模能力，例如用以在稍后的制造阶段及其类似者中形成第二掩模材料。在所示具体实施例中，掩模层230可包含例如形式为氮化硅材料的第一子层(sub-layer) 230a，其次是第二子层230b，这在后面的制造阶段可提供优越蚀刻终止与CMP终止能力。例如，层230b可包含金属物种，例如钼，与硅材料结合可形成，例如，硅化钼材料，这可提供高温稳定性以及有想要的蚀刻终止及CMP终止能力。例如，层230b的厚度可在约5纳米至20纳米的范围内，然而取决于层230b的整体材料特性，也可选择任何其它的厚度值。如图2a所示的器件200可基于以下的工艺来形成。利用公认有效的STI工艺，例如光刻、蚀刻技术、沉积技术、平坦化技术及其类似者，通过提供隔离结构202，可形成与任何其它主动区结合的主动区210a。亦即，在形成适当的沟槽及填入适当的介电材料之后， 可去除任何过剩材料与牺牲材料层，例如硬掩模材料及其类似物，这可用公认有效的CMP 工艺来完成。结果，主动区201a及隔离结构202的半导体材料可延伸至实质相同的高度水平。在形成隔离结构202之前或之后，根据公认有效的掩模方案(masking regime)及植入技术，主动区201a可加入任何掺杂物物种。此外，衬底材料201s可加入任何阱区隔离植入物以便使主动区201a与较深的区域(亦即，材料201s)垂直隔离。之后，利用公认有效的 CVD (化学气相沉积)技术，例如通过沉积子层230a，可形成掩模层230，用以形成适当的材料，例如氮化硅，其中，如先前所述，在层230a的沉积之前，可提供附加掩模层(未显示)，例如形式为二氧化硅材料。接下来，如有必要，可形成视需要的终止层230b，例如通过沉积硅材料以及形成钼材料于其上，其中，基于热处理可启动化学反应以便形成硅化钼材料，这可基于公认有效的硅化技术来实现。应了解，层230b可使用任何其它材料组合物，只要可实现想要的蚀刻终止及CMP终止能力。在其它的情形下，可认为层230a的终止能力适用在进一步的加工。图2b示意说明沿着图2a的截面IIb绘出的器件200横截面图。在显示的制造阶段中，在掩模层230上方可提供蚀刻掩模232，在此可提供额外的材料，例如光学平坦化层 231a与ARC(抗反射涂层)层231b用以图样化掩模层231c。此外，另一主动区201b基于浅沟槽隔离202可形成在半导体层201中，以及可为，例如，与主动区201a有反向掺杂的主动区，藉此在主动区201a、201b中及上方可形成互补的晶体管。基于公认有效的工艺技术可形成如图2b所示的器件200用以施加材料201a、201b 及形成阻剂掩模(resist mask)232。应了解，通常可建立任何工艺处方用来在材料系统(例如，半导体材料)、金属化系统、接触水平及其类似物中提供有横向尺寸的沟槽，例如形式为隔离沟槽。在层231a、231b的图样化后，例如基于等离子辅助蚀刻处方或湿式化学处方，接着基于CH3F化学的各向异性蚀刻工艺(anisotropic etch process)，可打开视需要的终止层230b，其中，对于二氧化硅及硅材料有选择性地可有效每刻氮化硅。图2c示意说明在上述蚀刻工艺后及去除任何牺牲材料(sacrificial material) (例如，阻剂掩模232与材料231a、231b(参考图2b)之后的半导体器件200。因此，可形成栅极开孔230g在主动区201a、201b上方及浅沟槽隔离202的相应部分上方。在所示具体实施例中，可假设，栅极开孔230t可暴露主动区201a、201b的表面部分，除了任何污染物或氧化物残留物及其类似物以外。在其它的示范具体实施例(未显示)中，用在形成栅极开孔230g的蚀刻工艺可在附加蚀刻终止层或掩模层(例如，若需要可加于掩模层230内的二氧化硅材料)终止。在进一步的加工期间可使用相应的附加掩模层或去除以便暴露主动区 201a、201b。图2d的透视图示意说明处于如图Ic所示的制造阶段的器 件200。为了方便起见， 将栅极开孔230g说明成可延伸越过主动区201a以便简化图解说明。不过，应了解，如图2d 所示，在相邻主动区需要直接连接的相应栅极结构时，栅极开孔230g也可延伸越过后续主动区。结果，基于栅极开孔230g，可图样化主动区201a的半导体层201以便形成多个自对准半导体鳍片于其中，同时在其它的栅极开孔中，在要形成平面型晶体管配置在相应半导体区中及上方时，可避免相应地图样化该主动区。图2e的透视图根据一些示范具体实施例示意说明处于更进一步制造阶段的器件 200。如说明，在掩模层230上方与栅极开孔230g内可形成另一掩模层233，例如形式为二氧化硅材料，其中，可提供多个例如形式为直线的掩模特征233a，彼等可实质定义对于栅极开孔230g将会以自对准方式形成在主动区201a的半导体鳍片的横向位置及尺寸。在其它的示范具体实施例中，如前述，可以掩模230 (例如，形式为二氧化硅层)的子层的形式提供另一掩模层233，它在形成栅极开孔230g后即可用来作为蚀刻终止材料，而且随后可图样化以便在栅极开孔230g内形成掩模特征233a。图2f示意说明器件200的部分，其包含基于栅极开孔230g可提供平面型晶体管于其中及上方的主动区201c。结果，就此情形而言，在栅极开孔231g内没有任何掩模特征下，可提供掩模层233，从而在后续工艺期间可避免图样化主动区201c。图2g为沿着如图2a所示的截面IIb绘出的横截面图，其示意说明在图样化另一掩模层233之前的制造阶段。如说明，可提供光学平坦化层234与RAC层235以便形成阻剂掩模236，它可用来图样化掩模层233。基于以下工艺可形成如图2g所示的器件200。基于适当沉积技术，例如二氧化硅材料的CVD，可在掩模层230上方形成掩模层233，然而在其它具体实施例中，可提供层233 作为掩模层230的部分，从而在图样化掩模层230的层230b、230a后即可在栅极开孔230g 内暴露。之后，基于公认有效的工艺技术可提供牺牲材料234及235，接着涂布及图样化阻剂材料以便得到阻剂掩模236。应了解，例如在基于双镶嵌(dual damascene)工艺策略来形成复杂金属化系统时，可能经常应用在沟槽底部形成开孔的步骤。结果，可使用任何此类公认有效的工艺处方及适当地加以修改以便图样化在栅极开孔230g底部的掩模层233。结果，在应用公认有效的工艺策略后，可图样化掩模层233，从而暴露主动区201a、201b中的相应区，它们可为在半导体鳍片之间的个别“空间”。例如，可将相应空间视为“通孔(via)，， 的工艺顺序可相应至在复杂金属化系统中常用来金属线路及通孔通孔的先沟槽后通孔通孑L法(trench first-via last approach)。图2h示意说明处于更进一步制造阶段的半导体器件100。如说明，基于有掩模区 233a的掩模层233，可执行适当的蚀刻工艺，例如基于以溴化氢(hydrogen bromide)为基础的蚀刻处方，以便形成横向尺寸及位置可用掩模特征233a定义的相应鳍片210。半导体鳍片210的高度可取决于时控蚀刻工艺(time controlled etch process)，然而在其它的情形下，例如基于离子植入及其类似者，主动区201a、201b可加入适当的物种。植入物种可用作适当的蚀刻控制或蚀刻终止材料。应了解，建立适当的蚀刻处方可基于蚀刻技术，这也常用在精密的平面型晶体管配置，例如通过在平面型晶体管的主动区中形成空腔以便加入应变诱发半导体材料，如随后在说明时会进一步详细地加以描述的。图2i示意说明在上述工艺顺序之后及去除掩模层233或至少彼的暴露部分，亦艮口，有掩模特征233a者(参考图2h)之后的器件200。如说明，该鳍片210在主动区201a 内，以及也在需要三维晶体管配置的任何其它主动区内，以自对准方式形成，其中，鳍片210 的长度取决于栅极开孔230g的宽度。此外，在半导体鳍片210之间提供相应的空间或“通孔通孔”，其根据器件要求可延伸进入主动区201a的深度。图2j示意说明的器件200有栅极开孔230g形成在主动区201c (由于可能不图样化在器件200的此区的掩模233 (参考图2h)而无图样)上方，从而可提供平面型配置给主动区201c用以在器件200的进一步加工期间形成平面型晶体管。图2k示意说明处于更进一步制造阶段的器件200。如图所示，在栅极开孔230g中可形成介电材料206，例如氧化物材料及其类似物，以便可靠地填满形成在半导体鳍片210 之间的空间或通孔(参考图2i)。图21示意说明在栅极开孔230g内可连续地提供介电材料206在其中的器件200， 如先前所述，栅极开孔230g不包含任何半导体鳍片。图2m的横截面图示意说明处于可形成介电材料206以便填满栅极开孔230g的制造阶段的器件200，这可基于可提供想要间隙填充能力的任何适当沉积技术来完成。例如，用基于有优越填充特性的CVD技术可提供二氧化硅材料，例如基于TEOS (四乙基邻硅酸盐)者，从而可实质避免任何与不当沉积有关的不规则性，例如空穴及其类似物。在介电材料206的沉积后，可产生由栅极开孔230g造成的某一表面地形，藉此可提供有一定程度的过剩材料206a以便使得有效的平坦化工艺能够得到介电材料206的平坦表面。为此目的， 可应用CMP工艺，其中可利用公认有效的处方来去除二氧化硅材料，例如对于氮化硅有选择性地，同时在所示具体实施例中，视需要的层230b可提供优越的CMP终止能力。结果，利用作为有效终止材料的掩模材料230，基于经建立的CMP技术，以高度均勻及可有效控制的方式，可去除过剩部分(excess portion) 206a。由于相应工艺有高度选择性，对于整个器件 200，可提供有高度均勻高度水平的介电材料206，从而可产生高度均勻的晶体管特性，因为介电材料206在后续蚀刻工艺可用来调整半导体鳍片210的有效高度。图2η示意说明处于更进一步制造阶段的半导体器件200。如说明，例如基于稀释氢氟酸(di luted hydrofluoric acid)或原子层蚀刻工艺处方，可去除材料206的另一过剩部分206b，从而可以高度受控方式及高度均勻地去除过剩部分206b。结果，在相应的可有效控制蚀刻工艺期间，可调整介电材料206的想要高度水平，从而也可暴露半导体鳍片 210的定义明确部分。亦即，因为基于极均勻地提供的掩模材料230可定义介电材料206(参考图2m)的初始高度水平，在去除过剩部分206a期间实质上不会引进显着的工艺不均勻性，在去除部分206b后，也可高度精确及均勻地调整材料206的最终高度水平。此外，由于基于公认有效的均勻蚀刻技术也可图样化半导体鳍片210，通常这也可用来图样化精密的栅极结构，也可让半导体鳍片210的高度水平有低度的可变性，藉此可以优越的控制及均勻度来实现半导体鳍片210的电性有效高度。 应了解，过剩部分206b的去除也可能影响浅沟槽隔离202的暴露部分，其中，通常通过例如提供适当蚀刻终止材料，例如氮化硅材料可减少结构202的暴露部分的相应材料去除，然而在其它的情形下，在形成隔离结构202后，可执行相应的处理以便加入物种及其类似物，从而与介电材料206相比，可降低蚀刻速率。另一方面，浅沟槽隔离202在栅极开孔230g外的高度水平可大于材料206的高度水平而且可实质相应至半导体鳍片210的高度水平。结果，基于材料206可得到半导体鳍片210之间的隔离以及调整鳍片210的电性有效高度，而不受限于浅沟槽隔离202的深度。此外，在使用稀释氢氟酸化学来去除过剩部分206b时，也可去除视需要的CMP终止层，例如在以硅化钼材料的形式提供时，同时可保留其余的掩模层230，例如在以氮化硅材料的形式提供时。图2ο的透视图示意说明在上述工艺顺序之后的器件200。如说明，介电材料206 可提供在半导体鳍片210之间以及根据器件要求可暴露鳍片210的想要上半部。图2ρ示意说明与主动区201c有关的器件200，其中，完全去除栅极开孔230g内的介电材料206 (参考图2ο)，然而相应蚀刻工艺(例如，基于稀释氢氟酸执行的)的高度选择性可能实质不影响主动区201c中被栅极开孔230g暴露的部分。结果，基于形成在主动区 201c上方的栅极开孔230g可有效地形成平面型晶体管。图2q的透视图示意说明处于更进一步制造阶段的器件200。如说明，在掩模层 230的栅极开孔中可形成部分栅极结构220，亦即，栅极介电材料224与结合介电顶盖材料 (dielectric cap material) 223的电极材料221，从而可围封及接触形成在栅极开孔中的半导体鳍片(未顯示)。如说明，在与介电材料206相邻的主动区201a的两个侧壁区上也可形成栅极介电材料224。图2r示意说明与平面型晶体管配置有关的器件200。因此，栅极结构220可包含栅极介电材料224，其以平面型配置形成在主动区201c的暴露部分上，亦即，在栅极开孔230 的底部。应了解，基于精密氧化技术及额外的表面处理可提供栅极介电材料224以便在主动区及半导体鳍片的暴露表面区上提供介电材料224，如图2q及图2r所示。在其它的情形下，可应用精密的沉积技术，若是如此，在栅极开孔230内的暴露表面区上以及在栅极开孔 230g外的掩模层230上方也可形成介电材料224。图2s的横截面图示意说明处于如图2q及图2r所示的制造阶段的器件200。如说明，在半导体鳍片210的任何暴露表面区上，例如侧壁区的暴露部分上以及在半导体鳍片 210的顶面上，可形成栅极介电材料224，从而可提供三栅极配置。此外，基于公认有效的沉积技术可沉积例如形式为多晶硅材料的电极材料221。之后，例如通过CMP可去除任何过剩材料，以及如果硬掩模材料，例如顶盖层(cap layer) 223，需要进一步加工，可氧化材料 221。图2t示意说明处于更进一步制造阶段的半导体器件200，其中，例如基于热磷酸及其类似物可去除掩模材料230 (参考图2s)。在此蚀刻工艺期间，如果认为材料221的选择性不足以去除掩模材料230，可用顶盖层223保留电极材料221的完整。图2u及图2v的透视图示意说明相应至如图2t所示的制造阶段的半导体器件 200。如说明，在半导体鳍片(未显示)上方及主动区201a中的介电材料206上方可形成栅极结构220，然而对于平面型晶体管配置，栅极结构220可具有适当的配置，如提供在主动区201c上方的。基于如图2u及图2v所示的器件配置，基于任何适当“平面”工艺策略可继续进一步的加工用以形成三维晶体管及平面型晶体管而没有任何额外的工艺复杂度。例如，基于公认有效的间隔体技术可形成用在栅极结构220的任何间隔体结构，而且利用公认有效的植入及掩模方案也可进行漏极及源极掺杂物种的加入。此外，利用公认有效的工艺策略， 例如嵌入应变诱发半导体材料、将在基本晶体管配置完成后提供的带有高应力介电覆盖层 (highly stressed dielectric overlayer)及其类似者，三维晶体管配置及/或平面型晶体管配置可导入附加机构。此外，如随后会进一步详细地描述的，例如基于取代栅极法及其类似者，可实作包含高介电常数介电材料及含金属电极材料的精密栅极结构。同样，可使用任何想要的晶体管架构，例如增高漏极及源极区，例如通过提供外延生长材料在漏极及源极区中，凹入晶体管配置，例如通过去除漏极及源极区中的想要部分及其类似物。图2w的透视图示意说明处于更进一步制造阶段的半导体器件200。如说明，可提供三维晶体管或FinFET 250a在主动区201a中及上方而且可包含具有如前述的配置的栅极结构220。此外，在主动区201a内可形成与栅极结构横向相邻而且也与介电材料206相邻的漏极及源极区210d、210s。此外，如图所示，可在主动区210a内提供嵌入半导体材料 251，例如硅/锗材料、硅/碳材料及其类似物，其中，若需要，取决于整体的器件要求，例如基于应变诱发半导体材料及其类似物，也可提供增高漏极及源极配置，如参考符号252所示。此外，栅极结构220可包含经适当设计的间隔体结构222，它可包含两个或更多个别间隔体元件，可与蚀刻终止材料及其类似物结合。应了解，取决于整体工艺与器件要求，顶盖材料223仍可存在或在早期制造阶段予以去除。例如，顶盖材料223可用来作为用以提供嵌入半导体材料251的有效掩模材料以便保留与专属侧壁间隔体结构(未显示)结合的栅极结构220 (亦即，电极材料与栅极介电材料)的完整性。图2x示意说明有基于栅极结构220形成在主动区201c中及上方的平面型晶体管 250c的器件200，基本上它的配置可与晶体管250a(参考图2w)的栅极结构220相同，除了与半导体鳍片及介电材料206接触的埋藏部分(参考图2w)以外。如果考虑相同的导电型， 晶体管250c可包含可实质相应至图2w晶体管250a的漏极及源极区210d、210s的漏极及源极区253d、253c。例如，晶体管250a与晶体管250c可提供相同的掺杂物种及分布，如果遵从目标晶体管特性的话。不过，应了解，即使该晶体管需要不同的掺质分布，基于公认有效的“平面”植入及掩模技术可得到相应的掺质分布。此外，晶体管250c也可包含嵌入半导体材料，如有必要的话，以及例如就增高漏极及源极区、凹入漏极及源极区及其类似物而言，可具有任何适当的晶体管架构。结果，基于与可制造图2w三维晶体管250a的相同工艺顺序，在晶体管250c中可提供平面型通道区254。基于任何适当的工艺策略，可形成如图2w及图2x所示的晶体管250a、250c。例如，应用用以形成漏极及源极区的延伸区的植入技术，提供晕圈区域(halo region)，亦即， 反向掺杂区(counter doped region)，形成嵌入材料(例如，硅/锗、硅/碳及其类似物)， 应用在某些晶体管中应力记忆技术(stress memorization technique)，例如通过在存在刚性掩模材料及其类似物的情形下使主动区的非晶部分再结晶。同样，可执行适当的退火工艺，以及如有必要，可提供金属硅化物于漏极及源极区与栅极结构中。在其它的情形下， 可应用精密的取代栅极法，如随后会进一步详细地描述的。在完成如图2w及图2x所示的基本晶体管配置后，可继续加工的步骤如下形成接触水平，亦即，通过沉积一或更多介电材料用以围封及钝化栅极结构220以及形成适当的接触元件在其中以便适当地连接至待形成在该接触水平上方的金属化系统。基于公认有效的工艺策略，也可继续进一步的加工，其中特别是，根据任何想要技术来形成接触元件可提供有优越导电率的三维晶体管250a，因为根据公认有效的工艺及材料可连接相应的漏极及源极区。以下参考图3a至图3d来解释上述加工流程的其它变体。图3a的透视图示意说明包含形成在衬底301s的结晶材料上方的主动区301a的半导体器件300，衬底301s可包含用半导体鳍片310连接的漏极区310d与源极区310s，如先前在说明半导体器件200时所述，半导体鳍片310对于栅极结构320皆呈自对准。栅极结构320可包含例如形式为间隔体元件325的适当介电封装(dielectric encapsulation)， 与顶盖材料(例如，顶盖材料223)，如先前在说明图2q时所述。基于如先前在说明器件200 时所述的制造技术，可形成如图3a所示的器件300。亦即，基于设在掩模材料中的栅极开孔可形成无间隔体结构325及半导体鳍片310的栅极结构320，接着在去除掩模材料后，基于公认有效的间隔体技术可提供间隔体结构325。在此制造阶段中，在与栅极结构320横向相邻的主动区301a中可提供多个空腔327以便实作，例如，应变诱发机构。为此目的，如先前在说明半导体器件200时所述，可应用任何适当的蚀刻策略，例如基于溴化氢蚀刻化学，同时可用适当的材料掩模其它的主动区，例如可形成栅极结构320的间隔体结构325的间隔体材料。图3b的透视图示意说明在形成空腔307之后的器件300。如说明，空腔307可包含连接至主动区310a中在相应空腔蚀刻工艺期间被间隔体结构325覆盖的部分的侧壁表面301f。结果，在后续的选择性外延生长工艺期间，应变诱发半导体材料可形成在空腔307 中以及可与整个侧壁表面301f直接接触。因此，经由侧壁表面301f可实现半导体鳍片310 的应变诱发半导体材料的有效机械耦合，藉此可提供极有效率的应变诱发机构。特别是， 可选择空腔307的深度从而侧壁表面310f的大小以便得到想要高应变转移效率(strain transfer efficiency)，这可取决于侧壁表面301f的大小及形状。因此，在提供有任何想要大小及形状的空腔307后，使用公认有效的工艺策略可沉积 想要的半导体材料。因此，通过选择结构325的适当间隔体宽度以及选择空腔307的大小及形状，可适当地微调三维晶体管的性能特性同时相同的工艺参数也可有效地使用在平面型晶体管器件。图3c的横截面图示意说明用在栅极结构320c、320d的平面型晶体管配置的器件300。如说明，栅极结构320c可代表包含带应变(strained)源极及漏极区353的η型通道晶体管的电极结构，从而也可在晶体管通道中诱发想要的应变。形成带应变漏极及源极区 353可基于应力记忆技术，可理解它为能非晶化(amorphize)漏极及源极区中的材料的技术，例如通过植入漏极及源极掺杂物种，以及在存在刚性覆盖层(例如，间隔体层，随后它可图样化于适当间隔体元件内)的情形下，可执行非晶半导体部分的再成长，同时在重新结晶的漏极及源极区中还是保留很大一部分的应变状态(strain state)。因此，相应的制造技术也可立即应用在三维晶体管配置，如图3a所示，不过，可能不需要任何相应的空腔。同样，栅 极结构320d可代表已加入应变诱发半导体合金的ρ型通道晶体管的栅极结构，可基于如以上在说明图3a及图3b时所述的工艺技术来提供应变诱发半导体合金，例如，硅/锗合金354。亦即，如图3c所示的材料354可形成在说明的平面型晶体管中以及可同时形成在三维晶体管中，如以上所解释的，其中，对于三维配置与平面型晶体管配置， 可适当地调整相应空腔(例如，显示在图3a及3b的空腔307)的大小及形状以便得到想要的应变。此外，图3c中的接触水平340可包含一或更多介电材料以便横向围封栅极结构 320c、320d以及三维晶体管配置的任何其它栅极结构，如先前在说明半导体器件200时所解释的。例如，接触水平340可包含带有高应力介电材料341c，它可提供适当的应变分量给 η型通道晶体管，同时带有高应力材料341d可提供已基于材料354来提供的应变诱发机构的额外增强。此外，可提供另一介电材料342，例如二氧化硅材料。基于任何公认有效的工艺技术，可形成接触水平340，其中如前述，在三维晶体管配置中也可实现有效的应变诱发效果。此外，在一些示范具体实施例中，增强栅极结构320c、320d的性能可通过提供优越的材料或材料系统在其中，例如形式为高介电常数介电材料、含金属电极材料、高度导电栅极金属及其类似物。为此目的，至少可去除多晶硅材料以便形成相应的开孔320ο，随后它可重新填入任何适当的材料。在一些示范具体实施例中，可提供应变诱发含金属材料，例如形式为氮化钛(titanium nitride)、钨及其类似物。基于该材料，可实现高附加应变分量， 从而可更加增强相应晶体管器件的整体性能。例如，氮化钛可提供达SGpa以上的高压缩应力(compressive stress), MH1. 5Gpa(tensile stress) 。@ 此，可各自选择性地提供相应材料层325c、325d给栅极结构320c、320d。为此目的，可应用任何公认有效的工艺技术。之后，可形成任何其它的材料以便得到想要的工作功能(work function)，从而阈值电压与高导电率。图3d的透视图针对三维晶体管配置示意说明处于相应至显示在图3c的阶段的制造阶段的半导体器件300。如说明，结合介电材料306，可以自对准方式在主动区301a内提供相应的半导体鳍片310，这可基于工艺技术来实现，如前述。此外，在栅极结构内可提供开孔320ο，该栅极结构实质上用间隔体结构322表示，可能与可形成在主动区301a及半导体鳍片310的任何暴露表面区上的栅极介电材料结合。在其它的情形下，可去除相应的介电材料以及换成任何其它适当的介电材料，例如高介电常数介电材料及其类似物。开孔 320ο可与如图3c所示用在平面型晶体管配置的开孔320ο —起形成，因为通常用在形成开孔320a的蚀刻化学对于介电材料(例如，二氧化硅及其类似物，可供用作栅极介电材料) 有高度选择性，从而在形成开孔320ο后可有效地保留半导体鳍片310的完整性。结果，通过沉积任何适当材料，例如带有高应力含金属电极材料及其类似者，可继续进一步的加工，如以上在说明图3c时所解释的。结果，可应用很有效的应变诱发机构、取代栅极法及其类似者在三维自对准晶体管配置，如上述。结果，本揭示内容提供数种可能结合平面型晶体管的三维晶体管配置，其中，利用已形成在栅极开孔上的掩模材料以自对准方式基于块体配置可提供三维晶体管的半导体鳍片，该栅极开孔定义该栅极结构的横向尺寸及位置。在选择性地形成半导体鳍片在该栅极开孔内的主动区中的一些中后以及在提供适当的介电材料用在定义该半导体鳍片的有效高度后，基于“平面”工艺技术可继续进一步的加工，从而使得实施高度有效的应变诱发机构与其它的精密方法，例如取代栅极法及其类似者，成为有可能。所属领域的技术人员基于此说明可明白本揭示内容的其它修改及变体。因此，此说明应只被视为仅供图解说明用而且目的是用来教导所属领域的技术人员实施本文提供的教导的一般方式。应了解，应将显示及描述在本文的专利标的在形式视 为目前为较佳的具体实施例。
权利要求
1.一种方法，包含下列步骤在半导体器件的半导体层上方形成第一掩模层，该掩模层包含定义栅极电极的横向尺寸及位置的栅极开孔；在该栅极开孔中形成第二掩模层，该第二掩模层包含定义待形成在该半导体层中的多个鳍片的横向尺寸及位置的多个掩模特征；利用该第一及第二掩模层执行蚀刻工艺，以便在该半导体层的部分中形成该鳍片；以及在去除该第二掩模层后，在该栅极开孔中形成栅极电极结构，该栅极电极结构包含该栅极电极且连接至该多个鳍片。
2.如权利要求1所述的方法，进一步包含下列步骤在形成该多个鳍片后，在该栅极开孔中形成介电材料，以便调整该多个鳍片的电性有效高度。
3.如权利要求2所述的方法，其中，形成该介电材料的步骤包含下列步骤在该第一掩模层上方及该栅极开孔内形成该介电材料以及使用该第一掩模层作为终止材料来去除该介电材料的第一过剩部分。
4.如权利要求3所述的方法，其中，去除该介电材料的第一过剩部分的步骤包含下列步骤执行化学机械平坦化工艺以及使用该第一掩模层作为化学机械平坦化终止层。
5.如权利要求4所述的方法，其中，形成该第一掩模层的步骤包含下列步骤在该半导体层上方形成第一子层以及在该第一子层上形成第二子层，其中，对于该化学机械平坦化工艺，与该第一子层相比，该第二子层有经增加的终止能力。
6.如权利要求5所述的方法，其中，该第二子层经形成为含有钼。
7.如权利要求3所述的方法，其中，形成该介电材料的步骤进一步包含下列步骤通过执行蚀刻工艺来去除第二过剩部分以便暴露该多个鳍片的目标高度。
8.如权利要求1所述的方法，进一步包含下列步骤在去除该第一掩模层后，在该半导体层中形成与该栅极电极结构横向相邻的漏极及源极区。
9.如权利要求7所述的方法，其中，形成该栅极电极结构的步骤包含下列步骤在该介电材料上方形成电极材料与占位材料中的至少一材料以及在该电极材料上形成掩模材料。
10.如权利要求9所述的方法，其中，形成该栅极电极结构的步骤进一步包含下列步骤在该栅极开孔内，形成介电材料在该多个鳍片的暴露侧壁区上。
11.如权利要求9所述的方法，进一步包含下列步骤用含金属材料取代占位材料与栅极电极材料中的该至少一材料。
12.如权利要求1所述的方法，进一步包含下列步骤在去除该第一掩模层后，在该半导体层中形成与该栅极电极结构相邻的空腔以及用应变诱发半导体材料填满该空腔。
13.如权利要求1所述的方法，其中，形成该第一掩模层的步骤包含下列步骤形成该第一掩模层以便接受暴露该半导体层的第二部分的第二栅极开孔，以及在该第二栅极开孔中形成第二栅极电极结构而不形成鳍片在该半导体层的该第二部分中。
14.一种形成半导体器件的方法，该方法包含下列步骤在形成在半导体层上方的第一掩模层中形成第一栅极开孔与第二栅极开孔，该第一及第二栅极开孔各自定义第一栅极电极结构与第二栅极电极结构的横向位置及尺寸；在掩模该第二栅极开孔时，通过该第一栅极开孔，在该半导体层中形成多个鳍片；在该第一栅极开孔中形成第一栅极电极结构，该第一栅极结构电极与该多个鳍片接触；在该第二栅极开孔中形成第二栅极电极；以及在该半导体层中形成与该第一及第二栅极电极结构相邻的漏极及源极区。
15.如权利要求14所述的方法，进一步包含下列步骤通过在该第一及第二栅极开孔中形成有预定义高度水平的介电材料，调整通过该第一栅极开孔所形成的该多个鳍片的电性有效高度。
16.如权利要求15所述的方法，其中，形成该介电材料包含下列步骤在该掩模层上方以及在该第一及第二栅极开孔中沉积该介电材料，执行使用该掩模层作为终止层的平坦化工艺，以及通过执行蚀刻工艺来去除该介电材料在该第一及第二栅极开孔中的过剩部分。
17.如权利要求14所述的方法，进一步包含下列步骤在去除该掩模层后，在该漏极及源极区中形成应变诱发半导体材料。
18.如权利要求17所述的方法，其中，在该漏极及源极区中形成该应变诱发半导体材料的步骤包含下列步骤执行以下工艺中的至少一工艺外延生长工艺与应力记忆工艺。
19.一种半导体器件，包含隔离结构，该隔离结构形成在半导体层中以及横向界定半导体区，该半导体区具有长度尺寸与宽度尺寸；形成在该半导体区中的漏极区与源极区；形成在该半导体区中以及在该漏极区与该源极区之间延伸的多个半导体鳍片； 形成在该半导体鳍片上方以及沿着该宽度尺寸及在该隔离结构的部分上方延伸的栅极电极结构；以及形成在该栅极电极结构下方及该多个鳍片之间的介电材料，该介电材料延伸至小于该隔离结构的高度水平的高度水平。
20.如权利要求19所述的半导体器件，进一步包含第二半导体区，该第二半导体区包含形成在第二栅极电极结构下方的平面型通道区，其中，该平面型通道区的顶面与形成在该半导体区中的该多个半导体鳍片的顶面具有相同的高度水平。
全文摘要
本发明涉及一种形成在块体衬底上的自对准多栅极晶体管。基于掩模材料中所提供的多个栅极开孔或栅极沟槽可形成在块体配置的三维晶体管。因此，在由该栅极开孔定义的部分内的下伏主动区中可有效地图样化多个自对准半导体鳍片，同时可有效地掩模将要提供平面型晶体管在其中的其它栅极开孔。在图样化该半导体鳍片及调整其有效高度后，基于常应用在平面型晶体管及三维晶体管的工艺技术可继续进一步的加工。
文档编号H01L27/105GK102263061SQ201110136239
公开日2011年11月30日 申请日期2011年5月18日 优先权日2010年5月31日
发明者A·卫, J·格罗舍普夫, T·沙伊普, T·维尔纳, V·斯科勒德 申请人:格罗方德半导体公司, 格罗方德半导体德累斯顿第一模数有限责任及两合公司