专利名称：插销式半导体封装堆栈结构的制作方法
技术领域：
本发明有关于一种插销式半导体封装堆栈结构，尤指一种可使各晶粒封装体于相互堆栈后，利用插销进行电性导通及定位，而达到易于制作、稳固定位及增加结构强度的功效。
背景技术：
可携式电子装置都是在有限的尺寸下追求更好的性能与容量，这使得产业界不仅在晶粒层面上也在封装层面上增加其整合度，亦即，可将各晶粒堆栈在一封装结构上，或将良好的封装结构堆栈在一起，以获得更好的性能及密度。但是，因为晶粒设计的复杂度或是与制程相关的问题，使得封装结构中有些晶粒无法避免存在性能较差状况。若这些性能较差的晶粒未经预先检测就包含在堆栈结构中， 则最终封装结构的合格率之低将会无法接受，因其会等于个别晶粒的合格率测试的总和。另外，预先测试或烧录装置的需要，加上其它技术性问题，例如不良的散热路径，以及可能存在的电子干扰(EMI)，都使得晶粒堆栈更加令人兴趣缺失。美国专利号No.6，577，013( ” Chip Size Semiconductor Packages with StackedDies”，issued on Jun. 10，2003)的专利中，描述一藉堆栈多个晶粒以形成一具有芯片大小的封装结构，该多个晶粒相互堆栈，使每一晶粒的终端焊点排成一列，而硅导孔(throughsilicon via)穿过终端焊点(terminal pad),使各焊点经由插入导孔的导电线路或是接脚相连。除有与芯片堆栈相关的一般性问题外，该前案尚有一明显缺点，即该垂直连接方法系以一特殊结构堆栈相同的晶粒。这是因为导电焊点或线路必须插入穿透各晶粒终端焊点的导孔以连接。亦即，若有一不同的晶粒放置于该堆栈结构中，其终端焊点就无法于特定垂直路径上连接，造成终端焊点脱离，而不具有所设计的功能。再者，因大多数晶粒表面的终端焊点相当细微，为避免破坏焊点，在焊点周围所钻出的导孔的实际尺寸必须够小。而小的导孔将迫使以机器插入的接脚细薄脆弱，基于其低产出及低制造合格率，如此将使批量生产不切实际，故成为一严重问题。美国专利号No. 6, 908, 785 (Multi-Chip Package (MCP) with a ConductiveBar and Method for Manufacturing the Same”，issued on Jun. 21, 2005)的专利中，描述另一种芯片堆栈结构，其具有多个焊点重布线(pad re-distribution line)于芯片表面，以重排原有的终端焊点形成垂直连接。虽然该方法提供的堆栈方法较有弹性，可缓和仅经由原有焊点垂直连接的严格限制，但该裸晶堆栈方法仍然有一缺点，即必须在晶粒边界才可能进行垂直堆栈。再者，重新安置的焊点必须置于下方没有电路的区域，这是为确保导孔不会破坏电路而影响芯片的正常功能，但除非在设计上已经预先保留这些区域，否则在实际操作上并不可能。另一方面，藉堆栈多个封装结构成品可以整合硅晶密度或是机能以形成一多封装结构模块。此种方法系将每个晶粒先封装在各自的封装结构中，再相互合并，以最小成本得到最大成效。此种方法相较于晶粒堆栈封装结构可提供许多优点。例如，在将封装结构加以堆栈以前，每个封装结构可作电子测试，而除非其表现令人满意，否则就加以淘汰。如此，最终的多封装堆栈结构模块可得到最好的合格率。而在堆栈的封装结构间以及模块的顶端插入一个散热器，则可更有效率的冷却堆栈封装结构。封装层级的堆栈(Package levelstacking)也能够让RF晶粒具有电子屏蔽功能，以降低对模块内其它晶粒的干扰。然而，若在芯片上的封装材料完全阻断垂直连接通道，则将一封装结构置放于另一封装结构上的堆栈方法将受到挑战。因此，在层层堆栈的封装结构中，顶端与底层的封装结构间具有垂直连接(z-axis connection),就制造方便性、设计灵活度及成本的观点而言,为一关键技术。已有许多垂直连接的堆栈方法被提出来，包括外围焊接球连接(peripheralsolder ball connection),及在底层封装结构顶端包覆可挠式基板(flexiblesubstrate)等。在层层堆栈封装结构中，使用外围焊接球会严重限制设计灵活度，且导致封装结构的低合格率及大尺寸。而使用可挠式包覆基板一般而言有较佳的设计灵活度，但折叠过程所需的制造基础较不稳固，除此之外，可挠式折叠需要两层金属软板，材料较为昂贵。再者，由于两层金属基板中电路路径的限制，可挠式折叠基板仅适用相对低的接脚数。
焊接球连接限制进一步详述如图7及图8所示。图7为一已用球门阵列(ball grid array, BGA)封装结构剖面图。B G A封装结构3包含一半导体芯片3 I及一晶粒3 2。该半导体芯片3 I与晶粒3 2藉由黏着剂3 3 (例如固晶胶(die attach epoxy))加以固定,且晶粒3 2具有一介电质基板3 2 I ,该介电质基板3 2 I的一表面上形成一提供线路接合端线(wire bond finger) 3 2 4的电路布局3 2 2、3 2 3。该介电质基板3 2 I的另一表面上形成另一配置有多数个传导区(conductive land) 3 2 5的电路布局3 2 3。每一电路布局3 2 3包含一导电材料(例如铜)，且以电镀导孔3 2 6连接。阻焊漆(solder mask) 3 2 7 , 3 2 8分别涂布于介电质基板3 2 I及电路布局3 2 2 , 3 2 3，使固接点(bonding site)下方的金属露出，以提供电子连接，例如线路接合端线3 2 4与传导区3 2 5分别与各线路3 4及焊接球3 6连接。半导体芯片3 I以导电线路3 4与晶粒3 2表面上的线路接合端线3 2 4电连接。为防止半导体芯片3 I及路线3 4与外界环境接触，系用树脂封装材料3 5封装晶粒3 2的第一表面，以利操作。封装后，多数个焊接球3 6会回流而熔化在电路布局3 2 2、3 2 3的传导垫3 2 5上，以提供电路板互连。图8系现有二层堆栈封装结构(2-stacked package-on-package)模板剖面图,其中，在一堆栈形式的封装结构间系藉由焊接球3 6 a形成一垂直连接(z-interconnect)。于该堆栈结构中，底层封装结构如图5所示，在介电质基板的表面具有多数个传导区，这些传导区位于封装结构周边，且未被封装材料所封装。另一封装结构(即”顶层”封装结构)堆栈在底层封装结构上，与底层封装结构的结构相似，只是焊接球仅安置在封装结构周边。藉由焊接球3 6 a回流至底层封装结构上表面的传导区，可达成二层堆栈封装结构的垂直连接。上面所述现有堆栈封装结构系有以下问题，顶层和底层封装结构的间距，必须至少是底层封装结构的封装高度，一般来说介于0.5mm至I. 5mm范围内。因此，焊接球3 6 a直径长度必须长到足以在回流时与底部B G A的固定垫(bonding pad)顺利接触，亦即，焊接球3 6 a的直径必须大于底层封装结构的封装高度。而一个大的焊接球直径即表示一个大的焊接球高度，限制了有限空间内可容纳的球数。以上所述现有堆栈封装结构，由于焊接球的周边配置问题，迫使该堆栈封装结构不得不比B G A的标准尺寸大，如此则产生一个问题，即无法适用于各种小型电子设备，例如存储体模块、存储卡、移动电话、笔记型计算机及个人数字助理(PDA )。美国专利号No. 6, 900, 074 (”Z_axis Connection of Multiple Substrates byPartial Insertion of Bulges of a Pin”，issued on April 6, 2004)的专利中，描述一立体电路模块，利用弯曲接脚(twist pin)电连接多数个具有隔离空间的电路板。该前案有一明显缺陷，即接脚和电镀导孔之间没有金属性(metallurgical)连接，故在各种热处理之下装配电路板时，其物理性接触并不稳固。而观诸现行已知半导体芯片装配的各种发展阶段与限制，半导体芯片装配的需求在于节省成本，可信赖，且可同时提供优良的机械与电子特性，以及对一特定应用有效地使 用一特别连结技术。再由美国专利号No. 6, 188, 127 Bl(Semiconductor Packing Stack Module AndMethod Of Producing The Same)的专利观之,其系于各基板的孔中设置有梢件,且将各基板堆栈之后，再于各梢件的接触面进行焊接；如此，不但会因焊接程序导致增加制作过程的工时及工序之外，更会因为各基板仅以相互焊接的梢件进行连接，因此，便会造成结构强度较差的情形。
发明内容
本发明主要目的在于提供一种插销式半导体封装堆栈结构，其可使各晶粒封装体于相互堆栈后，利用插销进行电性导通及定位，而达到易于制作、稳固定位及增加结构强度的功效。为达以上目的，本发明为一种插销式半导体封装堆栈结构，其至少包含
多数相互堆栈的晶粒封装体，各晶粒封装体内设有多数相对应的传导接点，且各晶粒
封装体具有分别贯穿各传导接点的穿孔；以及
多数由导电材质制成的插销，分别穿设于各晶粒封装体上相对应的穿孔中。于本发明一实施例中，各晶粒封装体还包含一半导体芯片、一介电质基板、多数设于介电质基板上的电路布局，该些电路布局连接多数传导接点，一树脂封装材料覆盖于介电质基板、电路布局、半导体芯片和传导接点上，各穿孔分别贯穿树脂封装材料、传导接点与介电质基板。于本发明一实施例中，各电路布局上涂布有阻焊漆。于本发明一实施例中，各介电质基板分别具有一第一表面及一第二表面，各电路布局相互导通且设于该第一及第二表面上，而该半导体芯片设于第一表面上且以导线与电路布局电连接，各传导接点自第一表面与电路布局接触。于本发明一实施例中，各介电质基板分别具有一第一表面及一第二表面，各电路布局相互导通且设于该第一及第二表面上，而该半导体芯片设于第一表面上且以导线与电路布局电连接，各传导接点自第二表面与电路布局接触。于本发明一实施例中，各介电质基板分别具有一第一表面及一第二表面，各电路布局相互导通且设于该第一及第二表面上，而该半导体芯片设于第一表面上且以导线与电路布局电连接，各传导接点自第一及第二表面与电路布局接触。于本发明一实施例中，各传导接点为焊锡。于本发明一实施例中，各传导接点为导电黏着剂。于本发明一实施例中，各穿孔内径大于插销的外径。与现有技术相比，本发明所具有的有益效果为本发明可使各晶粒封装体于相互堆栈后，利用插销穿设各穿孔之后，使各插销与各传导接点进行电性导通及定位，而达到易于制作、稳固定位及增加结构强度的功效。
图I系本发明各晶粒封装体的剖面状态图。 图2系本发明各晶粒封装体的钻孔状态图。图3系本发明各晶粒封装体与插销的结合状态图。图4系本发明各晶粒封装体与插销结合后的状态图。图5系本发明各晶粒封装体与插销结合后的剖面状态图。图6系本发明各晶粒封装体与插销加热结合后的状态图。图7系现有B G A半导体封装结构剖面图。图8系现有具有焊点球供BG A半导体堆栈封装结构间垂直连接的多封装结构模块剖面图。标号说明
间隙a ；
晶粒封装体I;
介电质基板I I ;
第一表面111;
第二表面112;
电路布局I 2 ；
传导接点I 3 ；
半导体芯片I 4 ；
树脂封装材料I 5 ；
穿孔I 6 ；
阻焊漆I 7 ；
插销2 ；
B GA封装结构3 ；
半导体芯片3 I ；
晶粒3 2 ；
介电质基板3 2 1;
电路布局3 2 2、3 2 3 ;
线路接合端线3 2 4;
传导区3 2 5;
电镀导孔3 2 6;阻焊漆3 2 7、3 2 8 ;
黏着剂3 3 ；
线路3 4 ；
树脂封装材料3 5 ；
焊接球3 6、3 6 a。
具体实施例方式请参阅图I -图6所示，系分别为本发明各晶粒封装体的剖面状态图、本发明各晶粒封装体的钻孔状态图、本发明各晶粒封装体与插销的结合状态图、本发明各晶粒封装体与插销结合后的状态图、本发明各晶粒封装体与插销结合后的剖面状态图及本发明各晶粒 封装体与插销加热结合后的状态图。如图所示本发明至少包含有多个晶粒封装体I以及多数插销2所构成。上述所提各晶粒封装体I相互堆找，且各晶粒封装体I包含一有介电质基板I I，多数设于介电质基板I I上的电路布局I 2、多数与电路布局I 2连接的传导接点I 3、一与电路布局I 2连接的半导体芯片I 4,该介电质基板I I、电路布局I 2、传导接点I 3与半导体芯片I 4上覆盖树脂封装材料I 5，多数穿孔I 6设于各晶粒封装体I上且分别贯穿树脂封装材料I 5、传导接点I 3与介电质基板I I，其中各电路布局I 2上涂布有阻焊漆I 7，各传导接点I 3为焊锡或导电黏着剂，而各介电质基板I I分别具有一第一表面及一第二表面(I I I、I I 2)，各电路布局I 2相互导通且设于该第一及第二表面(I I I、I I 2)上,而该半导体芯片I 4设于第一表面111上且以导线I 4 I与电路布局I 2电连接，另各传导接点I 3自第一表面I I I与电路布局I 2接触，此外各传导接点I 3亦可自第二表面I I 2与电路布局I 2接触,或自第一及第二表面(I I I、I I 2 )与电路布局I 2接触(图未示)。各插销2分别穿设于各晶粒封装体I上相对应的穿孔I 6中，而各插销2可为导电材质。当本发明于制作时，可使预定数量的各晶粒封装体I相互堆栈后，再以适当工具(图未示)于各晶粒封装体I上钻设有贯穿树脂封装材料I 5、传导接点I 3与介电质基板I I的穿孔I 6 (本发明以三个晶粒封装体I为实施例，然实际制作时，可由两个晶粒封装体I、或三个以上晶粒封装体I进行堆栈)，而使各晶粒封装体I的穿孔I 6相互对应，之后再将各插销2直接穿设于各晶粒封装体I上相对应的穿孔I 6中，藉以将各晶粒封装体I加以定位，而钻孔时将各穿孔I 6的内径设计为大于插销2的外径，以利于插销2的穿设，且让各穿孔I 6与插销2之间形成一间隙a，之后再进行加热动作，而让各传导接点I 3往间隙a内崩塌，进而让各传导接点I 3与插销2稳固结合，而由于各插销2可为导电材质，因此，当各插销2穿设各穿孔I 6之后，可让各插销2与各传导接点I 3进行电性导通，如此，便可利用各插销2与穿孔I 6的配合达到易于制作、稳固定位及增加结构强度的功效。然，各穿孔I 6除上述所提制作方式之外，更可在单一晶粒封装体I上以适当工具(图未示)钻设有分别贯穿树脂封装材料I 5、传导接点I 3与介电质基板I I的穿孔
I6后，再将各晶粒封装体I相互堆栈，藉以使本发明能更符合实际使用时所需。
权利要求
1.一种插销式半导体封装堆栈结构，其特征在于至少包含 多数相互堆栈的晶粒封装体，各晶粒封装体内设有多数相对应的传导接点，且各晶粒封装体具有分别贯穿各传导接点的穿孔；以及 多数由导电材质制成的插销，分别穿设于各晶粒封装体上相对应的穿孔中。
2.根据权利要求I所述的插销式半导体封装堆栈结构，其特征在于，各晶粒封装体还包含一半导体芯片、一介电质基板、多数设于介电质基板上的电路布局，该些电路布局连接多数传导接点，一树脂封装材料覆盖于介电质基板、电路布局、半导体芯片和传导接点上，各穿孔分别贯穿树脂封装材料、传导接点与介电质基板。
3.根据权利要求2所述的插销式半导体封装堆栈结构，其特征在于，各电路布局上涂布有阻焊漆。
4.根据权利要求2所述的插销式半导体封装堆栈结构，其特征在于，各介电质基板分别具有一第一表面及一第二表面，各电路布局相互导通且设于该第一及第二表面上，而该半导体芯片设于第一表面上且以导线与电路布局电连接，各传导接点自第一表面与电路布局接触。
5.根据权利要求2所述的插销式半导体封装堆栈结构，其特征在于，各介电质基板分别具有一第一表面及一第二表面，各电路布局相互导通且设于该第一及第二表面上，而该半导体芯片设于第一表面上且以导线与电路布局电连接，各传导接点自第二表面与电路布局接触。
6.根据权利要求2所述的插销式半导体封装堆栈结构，其特征在于，各介电质基板分别具有一第一表面及一第二表面，各电路布局相互导通且设于该第一及第二表面上，而该半导体芯片设于第一表面上且以导线与电路布局电连接，各传导接点自第一及第二表面与电路布局接触。
7.根据权利要求I所述的插销式半导体封装堆栈结构，其特征在于，各传导接点为焊锡。
8.根据权利要求I所述的插销式半导体封装堆栈结构，其特征在于，各传导接点为导电黏着剂。
9.根据权利要求I所述的插销式半导体封装堆栈结构，其特征在于，各穿孔内径大于插销的外径。
全文摘要
本发明公开了一种插销式半导体封装堆栈结构，其包含有多数相互堆栈的晶粒封装体，各晶粒封装体内设有多数相对应的传导接点，且各晶粒封装体具有分别贯穿各传导接点的穿孔；以及多数由导电材质制成的插销分别穿设于各晶粒封装体上相对应的穿孔中。藉此，可使各晶粒封装体于相互堆栈后，利用插销进行电性导通及定位，而达到易于制作、稳固定位及增加结构强度的功效。
文档编号H01L23/48GK102820267SQ20111015551
公开日2012年12月12日 申请日期2011年6月10日 优先权日2011年6月10日
发明者陈振重, 王家忠, 陈进福, 林文强 申请人:钰桥半导体股份有限公司