专利名称：在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法
技术领域：
本发明涉及一种半导体集成电路加工工艺，尤其涉及一种在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法。
背景技术：
集成电路尤其是超大规模集成电路中的主要器件是金属-氧化物-半导体场效应晶体管(metal oxide semiconductor field effect transistor，简禾尔 MOS 晶体管)。自从 MOS管被发明以来，其几何尺寸一直在不断缩小，目前其特征尺寸已进入45nm范围。在此尺寸下，各种实际的和基本的限制和技术挑战开始出现，器件尺寸的进一步缩小正变得越来越困难。其中，在MOS晶体管器件和电路制备中，最具挑战性的是传统CMOS器件在缩小的过程中由于多晶硅/Si02或SiCN栅氧化层介质厚度减小带来的高的栅泄露电流。为此，已提出的解决方案是，采用金属栅和高介电常数(K)栅介质替代传统的重掺杂多晶硅栅和Si02 (或SiON)栅介质。按照集成电路技术发展路线图，金属栅、高K栅介质的实际应用将在亚65nm技术。为了达到调整NMOS和PMOS各自功函数的需要，金属栅和高k介质的形成方法分为很多种，有双金属栅双高k介质(DMDD)、有单金属栅双高k介质 (SMDD)、有双金属栅单高k介质(DMSD)等方法。其中应用较广泛的为DMDD，首先淀积第一层高k介质、第一层金属栅材料和多晶硅，然后选择性刻蚀去除部分第一层高k介质、第一层金属栅材料和多晶硅，之后再淀积第二层高k介质、第二层金属栅材料和多晶硅，选择性刻蚀去除部分第二层高k介质、第二层金属栅材料和多晶硅，淀积多晶硅作为覆盖层，最后采用干法刻蚀出NM0S/PM0S管的栅结构。图1是采用现有技术刻蚀后的机构示意图，请参见图1，但在DMDD应用过程中，由于中间多步的干法刻蚀和湿法刻蚀，对浅槽隔离(STI)会形成损伤，严重的会导致STI的失效，形成短路；即使没有严重的损失，也对湿法和干法刻蚀的工艺窗口有很大的限制，增大了工艺难度。
发明内容
本发明公开了一种在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，用以解决现有技术中刻蚀形成栅极的过程中容易对浅沟槽隔离造成损伤，从而导致浅沟槽隔离失效，形成短路的问题。本发明的上述目的是通过以下技术方案实现的
一种在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，在一衬底上形成浅沟槽隔离区域，其中，包括以下步骤
在衬底上淀积一层刻蚀阻挡层；对刻蚀阻挡层进行刻蚀，仅保留覆盖在器沟槽隔离区域上的刻蚀阻挡层；在衬底上依次淀积一第一高介电常数层、一第一金属栅材料层和一第一多晶硅层，第一高介电常数层、第一金属栅材料层和第一多晶硅层同时覆盖在残留的刻蚀阻挡层上；对第一高介电常数层、第一金属栅材料层和第一多晶硅层进行刻蚀，仅保留浅沟槽隔离区域一侧的部分第一高介电常数层、第一金属栅材料层和多晶硅层；在衬底上依次淀积一第二高介电常数介质层、一第二金属栅材料层、一第二多晶硅层， 第二高介电常数介质层、第二金属栅材料层、第二多晶硅层同时覆盖在残留的刻蚀阻挡层上；
对第二高介电常数介质层、第二金属栅材料层、第二多晶硅层进行刻蚀，仅保留浅沟槽隔离区域另一侧的部分第二高介电常数介质层、第二金属栅材料层、第二多晶硅层； 刻蚀去除残留的刻蚀阻挡层；
在衬底上淀积第三多晶硅层作为覆盖层，进行刻蚀，在浅沟槽隔离区域的两侧形成第一栅结构和一第二栅结构。如上所述的在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，其中，淀积 Si3N4形成刻蚀阻挡层。如上所述的在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，其中，采用干法刻蚀去除部分第三多晶硅层、第一高介电常数层、第一金属栅材料层、第一多晶硅层， 以在浅沟槽隔离的一侧形成第一栅结构，并同干法刻蚀时去除部分第三多晶硅层、第二高介电常数介质层、第二金属栅材料层、第二多晶硅层，以在浅沟槽区域的另一侧形成第二栅结构。如上所述的在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，其中，对第一高介电常数层、第一金属栅材料层和第一多晶硅层进行刻蚀之前还包括在第一多晶硅层上旋涂光刻胶，并进行光刻。如上所述的在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，其中，在衬底上淀积的第二高介电常数介质层、第二金属栅材料层、第二多晶硅层还同时覆盖在残留的第一高介电常数层、第一金属栅材料层和第一多晶硅层上。综上所述，由于采用了上述技术方案，本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法解决了现有技术中刻蚀形成栅极的过程中容易对浅沟槽隔离造成损伤，从而导致浅沟槽隔离失效，形成短路的问题，通过在形成第一栅结构和第二栅结构的过程中加入刻蚀阻挡层，从而有效避免了对浅沟槽隔离的损伤。
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。图1是采用现有技术刻蚀后的机构示意图2是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的淀积形成刻蚀阻挡层后的示意图3是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀去除部分刻蚀阻挡层后的示意图4是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的淀积第一高介电常数介质层、第一金属栅材料层、第一多晶硅层后的示意图5是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀去除部分第一高介电常数介质层、第一金属栅材料层、第一多晶硅层后的示意图；图6是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的淀积第二高介电常数介质层、第二金属栅材料层、第二多晶硅层后的示意图7是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀去除部分第二高介电常数介质层、第二金属栅材料层、第二多晶硅层后的示意图8是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀去除残留刻蚀阻挡层后的示意图9是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的淀积形成第三多晶硅层后的示意图10是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀形成第一栅结构和一第二栅结构后的示意图。
具体实施例方式下面结合附图对本发明的具体实施方式
作进一步的说明
一种在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，在一衬底上形成浅沟槽隔离区域10，其中，包括以下步骤
图2是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的淀积形成刻蚀阻挡层后的示意图，请参见图2，在衬底上淀积一层刻蚀阻挡层401，刻蚀阻挡层401可以在后续刻蚀工艺中对浅沟槽隔离起到保护的作用；
其中，本发明在步骤c中淀积Si3N4形成刻蚀阻挡层401。图3是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀去除部分刻蚀阻挡层后的示意图对刻蚀阻挡层401进行刻蚀，仅保留覆盖在器沟槽隔离区域上的刻蚀阻挡层401，其余部分的刻蚀阻挡层401全部去除；
图4是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的淀积第一高介电常数介质层、第一金属栅材料层、第一多晶硅层后的示意图，请参见图4，在衬底上依次淀积一第一高介电常数层101、一第一金属栅材料层102和一第一多晶硅层103，第一稿介电常数层、第一金属栅材料层102和第一多晶硅层103同时将浅沟槽隔离区域10覆盖；
图5是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀去除部分第一高介电常数介质层、第一金属栅材料层、第一多晶硅层后的示意图，请参见图5，对第一高介电常数层101、第一金属栅材料层102和第一多晶硅层103进行刻蚀，仅保留浅沟槽隔离区域10 —侧的部分第一高介电常数层101、第一金属栅材料层102和多晶硅层；
进一步的，在本发明中的步骤b之前包括在第一多晶硅层103上旋涂光刻胶，并进行光刻，并且在刻蚀完成后，在步骤c之前将残余的光刻胶去除。图6是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的淀积第二高介电常数介质层、第二金属栅材料层、第二多晶硅层后的示意图，请参见图6，在衬底上依次淀积一第二高介电常数介质层、一第二金属栅材料层202、一第二多晶硅层203，第二高介电常数介质层、第二金属栅材料层202、第二多晶硅层203同时覆盖在残留的刻蚀阻挡层401上；
进一步的，步骤e中的第二高介电常数介质层、第二金属栅材料层202、第二多晶硅层 203还同时覆盖在残留的第一高介电常数层101、第一金属栅材料层102和第一多晶硅层103 上。图7是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀去除部分第二高介电常数介质层、第二金属栅材料层、第二多晶硅层后的示意图，请参见图7， 对第二高介电常数介质层、第二金属栅材料层202、第二多晶硅层203进行刻蚀，仅保留浅沟槽隔离区域10另一侧的部分第二高介电常数介质层、第二金属栅材料层202、第二多晶硅层203，在该刻蚀步骤中，残留的刻蚀阻挡层401对浅沟槽隔离区域10起到了保护的作用，有效避免了刻蚀过程中对浅沟槽隔离区域10造成损伤，从而保证了器件的性能和良产率；
图8是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀去除残留刻蚀阻挡层后的示意图，请参见图8，刻蚀去除残留的刻蚀阻挡层401，将残留在浅沟槽隔离区域10上方的刻蚀阻挡层401全部刻蚀去除；
图9是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的淀积形成第三多晶硅层后的示意图，图10是本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法的刻蚀形成第一栅结构和一第二栅结构后的示意图，请参见图9、图10，在衬底上淀积第三多晶硅层501作为覆盖层，进行刻蚀，在浅沟槽隔离区域10的两侧形成第一栅结构和一第二栅结构。进一步的，步骤h中采用干法刻蚀去除部分第三多晶硅层501、第一高介电常数层 101、第一金属栅材料层102、第一多晶硅层103，以在浅沟槽隔离的一侧形成第一栅结构， 并同时去除部分第三多晶硅层501、第二高介电常数介质层、第二金属栅材料层202、第二多晶硅层203，以在浅沟槽区域的另一侧形成第二栅结构。实际上，淀积第三多晶硅层501后，第一多晶硅层103、第二多晶硅层203以及第三多晶硅形成一整体，第一多晶硅层103、第二多晶硅层203、第三多晶硅层501均采用同样材料，为便于区分，故将其三次淀积的多晶硅层称为第一多晶硅层103、第二多晶硅层203、第三多晶硅层501，步骤h中，完成干法刻蚀后的形成的第一栅结构由下到上包括残留的第一高介电常数层101、残留的第一金属栅材料层102和残留的部分多晶硅层，第二栅结构由下到上包括残留的第二高介电常数层201、残留的第二金属栅材料层202和残留的部分多晶硅层。综上所述，由于采用了上述技术方案，本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法解决了现有技术中刻蚀形成栅极的过程中容易对浅沟槽隔离造成损伤，从而导致浅沟槽隔离失效，形成短路的问题，通过在形成第一栅结构和第二栅结构的过程中加入刻蚀阻挡层，从而有效避免了对浅沟槽隔离的损伤。本领域技术人员应该理解，本领域技术人员结合现有技术以及上述实施例可以实现所述变化例，在此不予赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，在一衬底上形成浅沟槽隔离区域，其特征在于，包括以下步骤在衬底上淀积一层刻蚀阻挡层；对刻蚀阻挡层进行刻蚀，仅保留覆盖在器沟槽隔离区域上的刻蚀阻挡层；在衬底上依次淀积一第一高介电常数层、一第一金属栅材料层和一第一多晶硅层，第一高介电常数层、第一金属栅材料层和第一多晶硅层同时覆盖在残留的刻蚀阻挡层上；对第一高介电常数层、第一金属栅材料层和第一多晶硅层进行刻蚀，仅保留浅沟槽隔离区域一侧的部分第一高介电常数层、第一金属栅材料层和多晶硅层；在衬底上依次淀积一第二高介电常数介质层、一第二金属栅材料层、一第二多晶硅层，第二高介电常数介质层、第二金属栅材料层、第二多晶硅层同时覆盖在残留的刻蚀阻挡层上；对第二高介电常数介质层、第二金属栅材料层、第二多晶硅层进行刻蚀，仅保留浅沟槽隔离区域另一侧的部分第二高介电常数介质层、第二金属栅材料层、第二多晶硅层；刻蚀去除残留的刻蚀阻挡层；在衬底上淀积第三多晶硅层作为覆盖层，进行刻蚀，在浅沟槽隔离区域的两侧形成第一栅结构和一第二栅结构。
2.根据权利要求1所述的在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，其特征在于，淀积Si3N4形成刻蚀阻挡层。
3.根据权利要求1所述的在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，其特征在于，采用干法刻蚀去除部分第三多晶硅层、第一高介电常数层、第一金属栅材料层、 第一多晶硅层，以在浅沟槽隔离的一侧形成第一栅结构，并同干法刻蚀时去除部分第三多晶硅层、第二高介电常数介质层、第二金属栅材料层、第二多晶硅层，以在浅沟槽区域的另一侧形成第二栅结构。
4.根据权利要求1所述的在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，其特征在于，对第一高介电常数层、第一金属栅材料层和第一多晶硅层进行刻蚀之前还包括: 在第一多晶硅层上旋涂光刻胶，并进行光刻。
5.根据权利要求1所述的在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法，其特征在于，在衬底上淀积的第二高介电常数介质层、第二金属栅材料层、第二多晶硅层还同时覆盖在残留的第一高介电常数层、第一金属栅材料层和第一多晶硅层上。
全文摘要
本发明在高介电常数金属栅工艺中避免损伤浅沟槽隔离的方法解决了现有技术中刻蚀形成栅极的过程中容易对浅沟槽隔离造成损伤，从而导致浅沟槽隔离失效，形成短路的问题，通过在形成第一栅结构和第二栅结构的过程中加入刻蚀阻挡层，从而有效避免了对浅沟槽隔离的损伤。
文档编号H01L21/28GK102437033SQ20111020642
公开日2012年5月2日 申请日期2011年7月22日 优先权日2011年7月22日
发明者傅昶, 周军 申请人:上海华力微电子有限公司