专利名称：用于提高电容器容量和兼容性的方法和装置的制作方法
技术领域：
本发明总的来说涉及半导体器件的制造，更具体地，涉及金属-绝缘体-金属 (MIM)结构、制造该结构的方法以及结合有该结构的半导体器件。
背景技术：
电容器是用于许多数据处理和数据存储应用的重要部件。通常，电容器在电介质或其他绝缘层的相对侧上包括两个导电电极，并且它们可以基于所采用的形成电极的材料来进行分类。例如，在金属-绝缘体-金属(MIM)电容器中，电极基本上为金属。MIM电容器提供了在施加给其的相对较宽范围的电压上具有相对恒定的电容值的优点。MIM电容器还显示出相对较小的寄生电阻。通常，期望使MIM电容器的电容值最大。在这点上，用于单个电容器的电容值通常随着电容器电极表面积的增加而增加。然而，当在单个半导体衬底上将多个MIM电容器用于多重应用时，难以同时使电容最大且以兼容方式制造电容器。例如，MIM电容器可以被用于动态随机存取存储器(DRAM)应用中的数据保持以及混合信号和微处理器应用中的退耦。在这种情况下，芯片设计者努力打破每个应用中的电容最大化与要求同时制造电容器的处理步骤数的最小化之间的平衡。尽管多应用MIM电容器设计通常已经令人满意，但它们不能在所有方面都令人满意。
发明内容
根据本发明的一个一般形式，半导体器件包括半导体衬底、设置在半导体衬底中的隔离结构、设置在隔离结构上方的导电层、设置在隔离结构上方的电容器，该电容器包括顶部电极、底部电极以及设置在顶部电极和底部电极之间的电介质，半导体器件还包括使导电层和底部电极电连接的第一接触件，底部电极在至少两个面上基本上与第一接触件结
I=I O根据本发明的另一一般形式，半导体器件包括具有第一区域和第二区域的半导体衬底、形成在第一区域中的隔离结构、设置在隔离结构上方的伪栅电极、在第一区域中在隔离结构上方形成的第一金属-绝缘体-金属(MIM)电容器(第一 MIM电容器包括第一顶部电极、第一底部电极和设置在它们之间的第一电介质)、将伪栅电极与第一底部电极电连接的第一接触件以及形成在第二区域上方的第二 MIM电容器，其中第一底部电极在至少两个面上与第一接触件结合，第二 MIM电容器包括第二顶部电极、第二底部电极以及设置在它们之间的第二电介质，第二 MIM电容器在结构上与第一 MIM电容器等效。根据本发明的又一个一般形式，提供了一种制造半导体器件的方法，半导体器件包括半导体衬底，半导体衬底包括第一区域和第二区域，第一区域包括隔离结构和设置在隔离结构上方的伪栅电极，第二区域包括掺杂区域和栅电极，该方法包括在伪栅电极和掺杂区域上形成硅化物层；在第一区域的伪栅电极的上方以及第二区域的栅电极和掺杂区域的上方形成第一层间电介质(ILD)层；在第一 ILD层内形成第一和第二接触件，第一和第二接触件分别与伪栅电极和掺杂部件上的硅化物层结合；在第一 ILD层的上方形成蚀刻停止层；在第一 ILD的上方形成第二 ILD层；通过第二 ILD层延伸第一接触件；在第二 ILD层中形成第一沟槽以在至少两面上露出第一接触件，其中，形成第一沟槽包括去除第二 ILD层的一部分和蚀刻停止层的一部分；在第二 ILD层中形成第二沟槽，以露出第二接触件的顶部部分，其中，形成第二沟槽包括去除第二 ILD层的一部分和蚀刻停止层的一部分；沉积第一金属层以部分地填充第一和第二沟槽，第一金属层与第一接触件的露出面和第二沟槽的露出部分结合；在第一和第二沟槽中的第一金属层上方沉积电介质材料；以及在第一和第二沟槽中的电介质材料上方沉积第二金属层。
当读取附图时，根据以下详细描述更好地理解本发明的各个方面。应该强调的是， 根据工业的标准实践，各个部件不按比例绘制。事实上，各个部件的尺寸可以为了讨论的清晰而任意增加或减小。图1是半导体器件的示意性截面图。图2至图8是图1的半导体器件的一部分在制造的各个连续阶段期间的示意性截面侧视图。图9是示出结合图2至图8描述的处理的高级流程图。图10是不同于图1的半导体器件的半导体器件的示意性截面侧视图。图11至图13是图10的半导体器件的一部分在制造的各个连续阶段期间的示意性截面侧视图。图14是示出结合图11至图13描述的处理的高级流程图。
具体实施例方式应该理解，以下公开提供了用于实现各个实施例的不同特征的许多不同的实施例或实例。以下描述了组件和配置的具体实例以简化本公开。当然，它们仅仅是实例并且不是用于限制的目的。此外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，并不是表示所讨论的各个实施例和/或结构之间的关系。而且， 以下描述中在第二部件上方或上形成第一部件可包括第一和第二部件被形成为直接接触的实施例，并且还包括可以在第一和第二部件之间形成附加部件的实施例，使得第一和第二部件可以不直接接触。图1是半导体器件100的示意性截面侧视图。半导体器件100被配置为在单个芯片上集成各种功能的芯片上系统(SoC)器件。在本实施例中，半导体器件100包括分别被配置用于不同功能的区域102、104、106。区域102可包括晶体管110，诸如金属氧化物半导体场效应晶体管(MOSFET)或互补MOS(CMOS)晶体管。在该实施例中，晶体管110形成逻辑电路的一部分，但是在其他实施例中，其可以为静态随机存取存储器(SRAM)电路、处理器电路或其他适当电路的一部分。区域104可包括多个晶体管112和电容器114，它们在本实施例中形成用于存储器存储的动态随机存取存储器(DRAM)阵列。区域106包括金属-绝缘体-金属(MIM)电容器120。在该实施例中，MIM电容器120是退耦电容器，但是在其他实施例中，其可以用于诸如混合信号应用中的高频噪声过滤的各种功能。其还可以用于存储器应用、振荡器、相移网络、旁路滤波器，并且可以用作射频(RF)应用中的退耦电容器。应该理解，半导体器件100可包括诸如eFuses、感应器、钝化层、结合焊盘和封装的其他部件和结构，但是在图1中为了简化和清晰而被简化。半导体器件100包括半导体衬底124。在本实施例中，衬底1 包括结晶结构中的硅衬底(例如，晶片)。衬底IM可根据本领域已知的设计需求而包括各种掺杂结构(例如，P型衬底或η型衬底)。此外，衬底IM可包括诸如P型阱(P阱或PW)或η型阱(η阱或NW)的各种掺杂区域。衬底1 还可以包括诸如锗和金刚石的其他基本半导体。可选地， 衬底1 可包括诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体。此外，衬底1 可选地包括外延层(印i层)，可以变形以用于性能提高，并且可包括绝缘体上硅(SOI)结构。半导体器件100还包括形成在衬底124中的诸如浅沟槽隔离(STI)部件1 的隔离结构，以隔离一个或多个器件。STI部件1 可包括本领域已知的氧化硅、氮化硅、氮氧化硅、氟化物掺杂硅化物(FSG)和/或低k电介质材料。代替STI或除STI之外可以采用其他隔离方法和/或部件。STI部件1 可以通过以下处理形成对衬底IM进行反应离子蚀刻(RIE)以形成沟槽，其随后通过沉积工艺填充有绝缘体材料，并利用化学机械抛光(CMP) 工艺来平面化。在每个区域102、104和106中，导电材料覆盖半导体衬底124。在本实施例中，半导体材料为多晶硅层130。氧化物层(例如，栅极电介质)可以设置在多晶硅层130和衬底 IM之间。对于区域102和104中的晶体管110和112，多晶硅层130已经分别被图样化为栅电极。可选地，多晶硅层130可以用多层高k金属栅极(HKMG)堆叠层来代替，其可以包括高k电介质、功函层、覆盖层和导电金属。可以与区域102和104中的图样化栅电极相邻地形成隔离物、轻掺杂漏极(LDD)区域和重掺杂源极/漏极区域。在区域106中，多晶硅层130已经被图样化为伪栅电极131。伪栅电极131被设置在STI区域126的上方，由此与衬底124电隔离。自对准硅化物层132覆盖多晶硅层130 以及晶体管110和114的源极和漏极区域。此外，层间电介质(ILD)层140覆盖区域102、 104和106中的前述部件。ILD层140可以由氧化硅或低k电介质材料形成。多个接触142 延伸通过ILD层140并与硅化物层132结合。具体地，接触142与区域102和104中的源极/漏极部件结合并与区域106中的伪栅电极131结合。接触142可以由钨或其他适当的导电材料组成。在本实施例中，接触142具有圆形截面，然而，它们可以可选地具有任何合适形状的截面，诸如正方形或矩形截面。蚀刻停止层143覆盖ILD层140，并且可以由氮化硅、氮氧化硅和/或其他适当的材料形成。又一 ILD层144覆盖蚀刻停止层143。接触146延伸通过ILD层144和蚀刻停止层143，并且电连接至ILD层140中的接触142。尽管每个接触142都可以与其相关联的接触146分别表示，但每一对都可以被认为是一个集成接触。接触146可以由钨或其他适当的导电材料组成。在本实施例中，接触146具有圆形截面，然而，它们可以可选地具有任何适当形状的截面，诸如正方形或矩形截面。又一蚀刻停止层147覆盖ILD层144，并且可以类似于蚀刻停止层143。第三ILD层148被设置在蚀刻停止层147的上方。ILD层148 可以由与ILD层144和140类似的材料形成。区域104中的MIM电容器114包括底部电极150、顶部电极152以及设置在顶部和底部电极之间的绝缘体154。在本实施例中，电极150和152由氮化钛(TiN)组成。可选地，电极150和152可任选地包括氮化钽(TaN)、氮化钨(WN)、钌(Ru)、铱(Ir)、钼(Pt)以及它们的组合。此外，电极150和152可包括两层或多层的堆叠，诸如氮化钛/钛或氮化钛/ 钨。尽管不被本公开所限制，但电极150和152可具有大约100至大约500埃(A )范围内的厚度。绝缘体1 是诸如氧化锆(ZrO2)的高k电介质材料。可选地，绝缘体IM可任选地包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、硅酸铪(HfSiON)、 氧化钽(Ta2O5)、氧化铪(HfO2)、氧化钛(TiO2)、钛酸锶钡(BST)、氧化钛酸锶(STO)或它们的组合的一层或多层。绝缘体巧4可具有大约50至大约400 A范围内的厚度，但是可选地更厚或更薄。MIM电容器114向下延伸通过ILD层148和144以及蚀刻停止层147和143，使得底部电极150分别经由接触142连接至晶体管112的掺杂部件。区域106中的MIM电容器120包括底部电极160、顶部电极162和绝缘体164。底部电极160、顶部电极162和绝缘体164分别由与底部电极150、顶部电极152和绝缘体154 相同的材料组成。电容器120向下延伸通过ILD层148和144以及蚀刻停止层147，并终止于蚀刻停止层143。电容器120包覆区域106中的接触146，使得底部电极160在至少两面上与接触146结合。如图1所示，底部电极不仅与接触146的顶面结合，而且还与接触146 的侧面的主要部分结合。由此，底部电极160经由接触146和142电连接至伪栅电极131。尽管在区域106中仅示出了一个接触对142/146，但应该理解，多个类似接触可以将伪栅电极131电连接至电容器120的底部电极160。在这种情况下，电容器120可以类似地包覆多个接触的每一个，其中底部电极160与多个接触的每一个的至少两面结合。增加这种接触对的数目将增加底部电极150的表面积，从而增加了电容器120的电容。半导体器件还包括分别形成在区域104和106中的电容器114、120上方以及形成在ILD层148上方的ILD层169。ILD层169与ILD层148具有类似的组成。在区域102和 104中，接触170延伸通过ILD层169和148，并与接触146结合。接触170可具有与接触 146和142类似的组成。接触171延伸通过区域106中的ILD层169，并与电容器120的顶部电极162结合。半导体器件100还包括未示出的互连结构的第一金属层172。接触171 将电容器162的顶部电极162电连接至金属层172，由此与互连结构电连接。接触组170、 146和142分别将区域102和104中的晶体管110和112的源极/漏极部件电连接至金属层172。互连结构可包括本领域已知的用于使区域102、104、106中的各个器件和部件互连的多个金属层。应该理解，本公开不将逻辑器件的具体互连限于彼此或电容器器件或DRAM 阵列。本领域的技术人员应该认识到，存在多种其中可以实施本公开的电容器器件的实施例的应用、结构、器件部件和互连方案。因此，为了简化和清晰的目的，逻辑器件、DRAM阵列以及各个器件之间的互连的附加细节不在本文示出或进一步进行描述。现在，参照图2至图8，描述了制造图1的半导体器件100的方法。图2至图8是半导体器件100的一部分在制造的各个连续阶段期间的示意性截面侧视图。图2示出了半导体器件100部分形成在半导体衬底IM上的制造阶段。具体地， 已经形成了设置在蚀刻停止层143下方的部件，包括伪栅电极131和ILD层140中的接触 142。参照图3，ILD层144被沉积在蚀刻停止层143的上方。ILD层144可以通过化学气相沉积(CVD)、高密度等离子体CVD、旋涂、PVD(或溅射)或其他适当的方法由氧化硅或低k电介质材料形成。接下来，在ILD层144中形成接触146。具体地，接触146通过以下处理形成蚀刻ILD层144中的沟槽并去除蚀刻停止层143的一部分，以露出接触142的顶部。然后，用晶种层、阻挡层和/金属层填充沟槽，随后进行诸如化学机械抛光(CMP)或回蚀工艺(etch-back process)的平面化工艺。所沉积的金属与接触142的金属结合，并在沉积之后，接触146电连接至接触142。现在，参照图4，在ILD层144的上方形成蚀刻停止层147。尽管不被本公开所限制，但蚀刻停止层147可包括碳化硅、氮化硅或氮氧化硅，其可通过CVD、等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)形成。蚀刻停止层147可具有大约500 A 至大约1500 A范围内的厚度，但是在其他实施例中，其可以更厚或更薄。例如，在蚀刻停止层包括氮化硅的实施例中，蚀刻停止层147可通过采用包括三甲基硅烷的工艺化学的 PECVD来形成。然后，在蚀刻停止层147的上方形成第三ILD层168。参照图5，光刻胶层178接下来被沉积在ILD层148的上方，并通过掩模工艺被图样化以保护ILD层148的一部分。光刻图样化工艺可包括任何数目的适当步骤，包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶的显影、冲洗、干燥(例如，硬烘烤)、其他适当的工艺和/或它们的组合。此外，光刻曝光工艺可以完全被其他适当的方法代替，诸如无掩模光刻、电子束写入或离子束写入。在光刻胶已经被图样化之后，采用多个去除工艺以在区域104中104形成沟槽180以及在区域106中形成沟槽182。沟槽 180和182向下延伸通过ILD层148、蚀刻停止层147、ILD层144和蚀刻停止层143。在完成去除工艺之后，在至少两面上露出区域106中的接触146。露出区域104中的接触142的顶面。去除工艺包括蚀刻工艺以去除ILD层以及其他适当的工艺以去除蚀刻停止层。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法。沟槽180和182可由于各向异性干蚀刻工艺而具有垂直侧壁以及大致的方角。可选地，可以对沟槽180和182的边角轮廓倒圆角，并通过各向同性湿蚀刻工艺(例如，湿浸渍)来平滑。已经观察到，MIM结构的电容和可靠性 (例如，时间依赖介质击穿(TDDB))可利用倒圆角和平滑来提高。在形成沟槽180和182之后去除光刻胶层178。参照图6，形成区域104和106中的MIM电容器114和120的底部电极层。具体地，沉积金属层以部分地填充到沟槽180和182中。在沟槽180中，金属层形成底部电极层 150并与接触142的顶面结合，由此电连接至晶体管112的掺杂区域。在沟槽182中，金属层形成底部电极层160并与接触146的至少两面结合，由此电连接至伪栅电极131上的硅化物层132。在本实施例中，金属为沉积为大约100 A至大约500 A范围内厚度的TiN层， 但是在其他实施例中可以更厚或更薄。其可以通过原子层沉积(ALD)、PVD、CVD或其他适当的技术来形成。随后，通过诸如化学机械抛光(CMP)的适当工艺去除金属层在沟槽180和 182外侧的部分。参照图7，接下来形成区域104和106中的MIM电容器114和120的绝缘体和顶部电极。首先，电介质层被沉积在ILD层148以及底部电极150和160的上方。在沟槽180 中，电介质层形成绝缘体154，以及在沟槽182中，电介质层形成绝缘体164。在本实施例中，电介质层为沉积为大约50 A至大约400 A范围内厚度的^O2层，但是在其他实施例中可以更厚或更薄。其可以通过ALD、PVD、CVD或其他适当的技术来形成。接下来，在电介质层的上方沉积第二金属层。在沟槽180中，第二金属层形成顶部电极152，以及在沟槽182 中，第二金属层形成顶部电极162。在本实施例中，金属为沉积为大约100 A至大约500 A范围内厚度的TiN层，但是在其他实施例中可以更厚或更薄。其可以通过ALD、PVD、CVD或其他适当的技术来形成。参照图8，第四ILD层169被沉积在区域104和106中的MIM电容器114和120的上方。ILD层169填充到沟槽180和182的剩余部分中。接下来，在ILD层169中形成接触170。具体地，接触170通过以下处理形成蚀刻ILD层169中的沟槽，并去除蚀刻停止层147的一部分，以露出接触146的顶部部分。然后，用金属填充沟槽，该金属与区域104 中的接触142的金属结合。接下来，接触171通过ILD层169形成，使其与MIM电容器120 的顶部栅电极162结合。最后，金属层172被形成在ILD层169的上方，使其与区域104中的接触170的顶面以及区域106中的接触171的顶面结合。如上所述，金属层172是用于将区域104和106中的器件彼此连接并连接至集成电路的其他器件的互连结构。图9是示出上面与图2至图8相关联地描述的处理184的高级流程图。处理184 开始于块185，其中，伪栅电极131被形成在半导体衬底124的区域106中的隔离区域126 上方。此外，在半导体衬底124的区域104中形成掺杂区域，并且在伪栅电极131上形成硅化物层132。处理184前进到块186，其中，第一 ILD层140分别形成在区域106和104中的伪栅电极131和掺杂区域上方。然后，在块187中，接触142被形成在第一 ILD层140内， 使得区域104中的接触142与掺杂区域结合，以及区域106中的接触142与伪栅电极131 上的硅化物层132结合。处理184前进到块188，其中，第二 ILD层144形成在第一 ILD层 140的上方。接下来，在块189中，通过穿过ILD层144形成接触146以使其与接触142结合来放大区域106中的接触142。此外，第三ILD层148被形成在ILD层144的上方。处理184前进到块190，其中，在区域106中形成沟槽182，以在至少两面上露出接触146。此夕卜，在区域104中形成沟槽114，以露出接触142的顶部。然后，在块191中，沉积第一金属层以部分地填充沟槽114和120。金属层与区域106中接触146的露出面以及区域104中接触142的露出顶部结合。此外，执行CMP工艺以去除沉积在沟槽114和120外侧的任何金属。处理184前进到块192，其中，在第一金属层的上方沉积电介质材料，以部分地填充沟槽114和120。接下来，在块193中，第二金属层沉积在电介质层的上方，以部分地填充沟槽 114和120。最后，处理184前进到块194，其中，ILD层169形成在第二金属层的上方，以填充到沟槽114和120中。另外，通过ILD层169形成接触171，以将第二金属层电连接至互连结构。如上所述，图1所示的半导体器件100在区域104和106中均包含MIM电容器。 图2至图8所示出的制造阶段示出了同时且由相同材料形成MIM电容器114和120。不需要额外的掩模步骤或工艺来形成区域106中的退耦电容器120。换句话说，形成退耦电容器120的工艺与形成区域104中的DRAM电容器114的工艺相兼容。兼容工艺减小了复杂性和制造成本。不幸地是，如果MIM电容器的最大电容较低，则一定程度上不能实现复杂性和成本的减少。然而，通过在接触146的周围包覆退耦电容器120的底部电极160，如图1 所示，增加了电容器120的最大电容而不牺牲与DRAM电路中MIM电容器114的兼容性。图10是半导体器件198的示意性截面侧视图。半导体器件198被配置为在单个芯片上集成各种功能的芯片上系统(SoC)器件。半导体器件198与图1的半导体器件100 类似。因此，为了简单和清晰的目的，图10中类似的部件的标号相同。在区域106中，半导体器件198包括MIM电容器200。MIM电容器200与半导体器件100中的MIM电容器120类似，除了 MIM电容器200向下延伸通过ILD层140并与伪栅电极131结合外。在本实施例中，MIM电容器200均包覆在接触对142/146周围，并与伪栅电极131的部分结合。具体地，底部电极201与伪栅电极131的硅化物层132、接触142的至少一面以及接触146的至少两面结合。如图10所示，底部电极201基本上环绕接触对142/146的整个长度。如此， 底部电极201比图1的底部电极160具有更大的表面积，因此，MIM电容器200比MIM电容器120具有更大的最大电容。尽管在区域106中仅示出了一个接触对142/146，但应该理解，多个类似的接触可以将伪栅电极131电连接至MIM电容器200的底部电极201。在这种情况下，电容器200将类似地在包覆在多个接触的每一个周围，其中底部电极201与多个接触的每一个的至少两面以及硅化物层132结合。因此，增加这种接触对的数量将增加底部电极201的表面积，从而增加MIM电容器200的电容。现在，参照图11至图13，描述了图10的半导体器件198的制造方法。图11至图 13是半导体器件198的一部分在制造的各个阶段期间的示意性截面图。制造半导体器件 198的方法类似于制造半导体器件100的方法，所以为了清晰的目的，仅示出了一些选择阶段。图11示出了已经沉积并图样化光刻胶层204以利于区域104中沟槽180以及区域106中沟槽202的形成的制造阶段。在形成沟槽202之后，区域106中的接触146露出至少两面。参照图12，随后用附加光刻胶材料来增加光刻胶层204。具体地，在区域104的沟槽180中沉积光刻胶材料。增加的光刻胶层204现在提供了对区域104中晶体管112的保护。接下来，执行附加蚀刻工艺以去除ILD层140的一部分，从而增加沟槽202的尺寸。在蚀刻工艺之后，露出接触142的至少一面，并且露出伪栅电极131上硅化物层132的一部分。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法。随后，从沟槽180中以及从ILD层 148上去除光刻胶层204参照图13，分别形成区域104和106中的MIM电容器114和200。具体地，金属层被沉积在ILD层140的上方，以部分地填充到沟槽180和202中。在沟槽180中，金属层形成底部电极层150并与接触142的顶面结合，由此电连接至晶体管112的掺杂区域。在沟槽202中，金属层形成底部电极201并与接触对142/146的至少两面结合，并且还与伪栅电极131上的硅化物层132的露出部分结合。在本实施例中，金属为沉积为大约IOOA至大约 500 A范围内厚度的TiN层，但是在其他实施例中可以更厚或更薄。其可以通过ALD、PVD、 CVD或其他适当的技术来形成。随后，通过诸如CMP的适当工艺去除金属层在沟槽180和 202外侧的部分。形成半导体器件198的剩余处理与上面参照图8所描述的处理类似。图14是示出上面部分地参照图11至图13所描述的处理206的高级流程图。处理206开始于块207，其中，伪栅电极131被形成在半导体衬底124的区域106中的隔离区域1 上方。此外，在半导体衬底124的区域104中形成掺杂区域，并且在伪栅电极131上形成硅化物层132。处理206前进到块208，其中，第一 ILD层140分别形成在区域106和 104中的伪栅电极131和掺杂区域上方。然后，在块209中，接触142被形成在第一 ILD层 140内，使得区域104中的接触142与掺杂区域结合，以及区域106中的接触142与伪栅电极131上的硅化物层132结合。处理206前进到块210，其中，第二 ILD层144形成在第一ILD层140的上方。接下来，在块211中，通过穿过ILD层144形成接触146以使其与接触 142结合来放大区域106中的接触142。此外，第三ILD层148被形成在ILD层144的上方。 处理206前进到块212，其中，在区域106中形成沟槽202，以在至少两面上露出接触146， 露出接触142的至少一面，以及露出伪栅电极131上硅化物层132的一部分。此外，在区域 104中形成沟槽114，以露出接触142的顶部。然后，在块213中，沉积第一金属层以部分地填充沟槽114和202。金属层与区域106中的接触对142/146和硅化物层132的露出面以及区域104中接触142的露出顶部结合。此外，执行CMP工艺以去除沟槽114和202外侧的任何沉积金属。处理206前进到块214，其中，在第一金属层的上方沉积电介质材料，以部分地填充沟槽114和202。接下来，在块215中，第二金属层沉积在电介质层的上方，以部分地填充沟槽114和202。最后，处理206前进到块216，其中，ILD层169形成在第二金属层的上方，以填充到沟槽114和202中。另外，通过ILD层169形成接触171，以将第二金属层电连接至半导体器件198的互连结构。半导体器件100和198不限于上述集成电路的方面和结构。例如，伪栅电极131 可以接地(Vss)，其又将MIM电容器120或200的底部电极160或201接地。此外，接触171 可以电连接至电源(Vdd)，其又将MM电容器120或200的顶部电极162电连接至电源。MIM 电容器120和200可以与区域104中的DRAM电路并联或串联，并且还可以与区域102中的逻辑电路并联或串联。此外，半导体器件100和198中的集成电路还可以包括无源部件， 诸如电阻器、电容器、电感器和/或熔丝；以及有源部件，诸如包括P沟道MOSFET (pMOS晶体管)和η沟道MOSFET (nMOS晶体管)的M0SFET，互补金属氧化物半导体晶体管(CMOS)、高压晶体管和/或高频晶体管；其他适当的部件；和/或它们的组合。此外，在图2至图9以及图11至图14中示出的处理不限于上述各个方面。例如， 如图12所示，要求将沟槽202向下放大到伪栅电极131的额外掩模步骤可以在电路制造期间的不同点处执行，并且可以利用不同的技术来在蚀刻期间保护区域104中的晶体管112。因此，本公开提供了半导体器件。在一个实施例中，半导体器件包括半导体衬底、 设置在半导体衬底上的隔离结构、设置在隔离结构上方的导电层、设置在隔离结构上方的电容器，该电容器包括顶部电极、底部电极以及设置在顶部电极和底部电极之间的电介质， 该半导体器件还包括将导电层和底部电极电连接的第一接触件，底部电极基本上在至少两面上与第一接触件结合。顶部电极和底部电极可以由金属形成。该器件可包括将导电层和底部电极电连接的第二接触件，底部电极基本上在至少两面上与第二接触件结合。该器件还包括设置在电容器的底部电极和导电层之间的层间电介质(ILD)层，接触延伸通过ILD 层。可以在ILD层的上方设置蚀刻停止层，底部电极的最下部紧邻蚀刻停止层。底部电极还可以结合导电层。此外，底部电极可以基本上环绕并结合第一接触件的长度。导电层可包括硅化物层，接触与硅化物层结合。半导体器件还可以包括形成在半导体衬底上的嵌入存储单元，存储单元包括结构上等效于电容器的又一电容器。在另一实施例中，半导体器件包括具有第一区域和第二区域的半导体衬底、形成在第一区域中的隔离结构、设置在隔离结构上方的伪栅电极、在第一区域中的隔离结构上方形成的第一金属-绝缘体-金属(MIM)电容器(第一 MIM电容器包括第一顶部电极、第一底部电极和设置在它们之间的第一电介质)、将伪栅电极与第一底部电极电连接的第一接触件以及形成在第二区域上方的第二 MIM电容器，其中第一底部电极在至少两个面上与第一接触件结合，第二 MIM电容器包括第二顶部电极、第二底部电极以及设置在它们之间的第二电介质，第二 MIM电容器在结构上与第一 MIM电容器等效。该器件可包括形成在第二区域中的掺杂区域以及将掺杂区域与第二底部电极电连接的第二接触件。该器件还可以包括形成在第二区域中的存储单元，存储单元包括第二 MIM电容器和晶体管，晶体管包括掺杂区域和栅电极，以及栅电极在结构上与伪栅电极等效。伪栅电极可包括第一硅化物层， 接触与第一硅化物层结合。该器件还可以包括设置在掺杂区域上方的第二硅化物层，第二接触件与第二硅化物层结合。此外，第二接触件可以电连接伪栅电极和第一底部电极，第一底部电极在至少两面上与第二接触件结合。半导体器件可包括设置在第一电容器的第一底部电极与伪栅电极之间的层间电介质(ILD)层，第一接触件延伸通过ILD层。蚀刻停止层可设置在ILD层的上方，第一底部电极的最下部紧邻蚀刻停止层。此外，第一底部电极还可以结合伪栅电极。此外，第一底部电极可以基本上环绕并结合第一接触件的长度。本公开还提供了制造半导体器件的方法，该半导体器件包括半导体衬底，半导体衬底包括第一区域和第二区域，第一区域包括隔离结构和设置在隔离结构上方的伪栅电极，第二区域包括掺杂区域和栅电极。在一个实施例中，该方法包括在第一区域中的伪栅电极上方以及在第二区域中的栅电极和掺杂区域的上方形成第一层间电介质(ILD)层； 在第一 ILD层内形成第一和第二接触件，第一和第二接触件分别与伪栅电极和掺杂部件结合；在第一 ILD层的上方形成第二 ILD层；将第一接触件延伸通过第二 ILD层；在第二 ILD 层中形成第一沟槽以在至少两面上露出第一接触件；在第二 ILD层中形成第二沟槽，以露出第二接触件的顶部部分；沉积第一金属层以部分地填充第一和第二沟槽，第一金属层与第一接触件的露出面和第二沟槽的露出部分结合；在第一和第二沟槽中的第一金属层上方沉积电介质材料；以及在第一和第二沟槽中的电介质材料上方沉积第二金属层。该方法可包括在形成第一和第二接触件之后，在第一 ILD层上方形成蚀刻停止层。形成第一沟槽和第二沟槽可包括去除第二 ILD层的一部分和蚀刻停止层的一部分。形成第一沟槽可包括 在第二区域中的第二 ILD层的上方沉积保护层，并去除第二 ILD层、蚀刻停止层和第一 ILD 层的一部分，以露出伪栅电极的一部分。沉积第一金属层可包括在伪栅电极的露出部分上沉积金属层，以及形成第二沟槽包括去除第二 ILD层的一部分和蚀刻停止层的一部分。该方法还可以包括在伪栅电极和掺杂区域上形成硅化物层，形成第一和第二接触件包括分别将第一和第二接触件电连接至伪栅电极和掺杂区域上的硅化物层。该方法可包括在第一 ILD层内形成第三接触，第三接触与伪栅电极结合，其中，形成第一沟槽可包括在至少两面上露出第三接触，以及其中，沉积第一金属层可包括在第三接触的露出面上沉积金属层。上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
权利要求
1.一种半导体器件，包括半导体衬底；隔离结构，设置在所述半导体衬底上；导电层，设置在所述隔离结构上方；电容器，设置在所述隔离结构上方，所述电容器包括顶部电极；底部电极；和电介质，设置在所述顶部电极和所述底部电极之间；以及第一接触件，将所述导电层和所述底部电极电连接，所述底部电极基本上在至少两面上与所述第一接触件结合。
2.根据权利要求1所述的半导体器件，其中，所述顶部电极和所述底部电极由金属组成，所述半导体器件包括第二接触件，将所述导电层与所述底部电极电连接，所述底部电极基本上在至少两面上与所述第二接触件结合；层间电介质(ILD)层，设置在所述电容器的所述底部电极和所述导电层之间，所述接触件延伸通过所述ILD层；以及蚀刻停止层，设置在所述ILD层上，所述底部电极的最下部紧邻所述蚀刻停止层。
3.根据权利要求1所述的半导体器件，其中，所述底部电极还结合所述导电层。
4.根据权利要求1所述的半导体器件，其中，所述底部电极基本上环绕并结合所述第一接触件的长度，其中，所述导电层包括硅化物层，所述接触件与所述硅化物层结合，所述半导体器件包括嵌入存储单元，形成在所述半导体衬底上，所述存储单元包括结构上等效于所述电容器的又一电容器。
5.一种半导体器件，包括半导体衬底，包括第一区域和第二区域； 隔离结构，形成在所述第一区域中； 伪栅电极，设置在所述隔离结构的上方；第一金属-绝缘体-金属(MIM)电容器，形成在所述第一区域中的所述隔离结构上方， 所述第一 MIM电容器包括第一顶部电极、第一底部电极和设置在它们之间的第一电介质；第一接触件，将所述伪栅电极与所述第一底部电极电连接，所述第一底部电极在至少两个面上与所述第一接触件结合；第二 MIM电容器，形成在所述第二区域上方，所述第二 MIM电容器包括第二顶部电极、 第二底部电极以及设置在它们之间的第二电介质，所述第二 MIM电容器在结构上与所述第一 MIM电容器等效。
6.根据权利要求5所述的半导体器件，包括形成在所述第二区域中的掺杂区域以及将所述掺杂区域与所述第二底部电极电连接的第二接触件；以及形成在所述第二区域中的存储单元，所述存储单元包括所述第二 MIM电容器和晶体管，所述晶体管包括所述掺杂区域和栅电极，以及所述栅电极在结构上与所述伪栅电极等效，其中，所述伪栅电极包括第一硅化物层，所述接触件与所述第一硅化物层结合；以及包括设置在所述掺杂区域上的第二硅化物层，所述第二接触件与所述第二硅化物层结I=I O
7.根据权利要求5所述的半导体器件，包括将所述伪栅电极和所述第一底部电极电连接的第二接触件，所述第一底部电极在至少两面上与所述第二接触件结合；层间电介质 (ILD)层，设置在所述第一电容器的所述第一底部电极与所述伪栅电极之间，所述第一接触件延伸通过所述ILD层；以及蚀刻停止层，设置在所述ILD层的上方，所述第一底部电极的最下部紧邻所述蚀刻停止层，其中，所述第一底部电极进一步结合所述伪栅电极。
8.根据权利要求5所述的半导体器件，其中，所述第一底部电极基本上环绕并结合所述第一接触件的长度。
9.一种制造半导体器件的方法，所述半导体器件包括半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域包括隔离结构和设置在所述隔离结构上方的伪栅电极，所述第二区域包括掺杂区域和栅电极，所述方法包括在所述伪栅电极和所述掺杂区域上形成硅化物层；在所述第一区域中的所述伪栅电极上方以及在所述第二区域中的所述栅电极和所述掺杂区域的上方形成第一层间电介质(ILD)层；在所述第一 ILD层内形成第一接触件和第二接触件，所述第一接触件和所述第二接触件分别与所述伪栅电极和所述掺杂部件上的所述硅化物层结合； 在所述第一 ILD层上形成蚀刻停止层； 在所述第一 ILD层的上方形成第二 ILD层； 将所述第一接触件延伸通过所述第二 ILD层；在所述第二 ILD层中形成第一沟槽，以在至少两面上露出所述第一接触件，其中，形成所述第一沟槽包括去除所述第二 ILD层的一部分和所述蚀刻停止层的一部分；在所述第二 ILD层中形成第二沟槽，以露出所述第二接触件的顶部部分，其中，形成所述第二沟槽包括去除第二 ILD层的一部分和所述蚀刻停止层的一部分；沉积第一金属层以部分地填充所述第一沟槽和所述第二沟槽，所述第一金属层与所述第一接触件的露出面和所述第二沟槽的露出部分结合；在所述第一沟槽和所述第二沟槽中的所述第一金属层上方沉积电介质材料；以及在所述第一沟槽和所述第二沟槽中的所述电介质材料上方沉积第二金属层。
10.根据权利要求9所述的方法，其中，形成所述第一沟槽包括在所述第二区域中的所述第二 ILD层的上方沉积保护层，并去除所述第二 ILD层、所述蚀刻停止层和所述第一 ILD层的一部分，以露出所述伪栅电极的一部分；以及其中，沉积所述第一金属层包括在所述伪栅电极的露出部分上沉积金属层。
全文摘要
本发明提供一种用于提高电容器容量和兼容性的方法和装置，其包括半导体衬底、设置在半导体衬底上的隔离结构、设置在隔离结构上方的导电层、设置在隔离结构上方的电容器，该电容器包括顶部电极、底部电极以及设置在顶部电极和底部电极之间的电介质，该半导体器件还包括将导电层和底部电极电连接的第一接触件，底部电极基本上在至少两面上与第一接触件结合。
文档编号H01L21/3205GK102456750SQ20111020823
公开日2012年5月16日 申请日期2011年7月22日 优先权日2010年10月15日
发明者涂国基 申请人:台湾积体电路制造股份有限公司