专利名称：非互联型多芯片封装二极管的制作方法
技术领域：
本发明涉及一种半导体器件，尤其与多芯片封装二极管有关。
背景技术：
传统的多芯片二极管封装结构，要么是通过内部金属引线框架实现各芯片之间的电路连接以实现各芯片之间的电传导，但为了实现电路连接，内部金属引线框架的结构设计较为复杂，操作起来比较麻烦，同时由于封装塑封体大小受限，这种连接方式越来越受限制；要么是通过金属引线来实现，但通过内部金属引线需要昂贵的设备来操作，操作人员必须进行专门的培训，同时金属引线的成本也较高，所以采用此种方式的投入成本是非常高的；还有是直接通过焊料直接将芯片各电极相连，但此种操作容易受焊接过程影响，产品的良品率较低。本发明是将至少两个以上的二极管芯片中的每个芯片单独焊接于对应的金属引线框架的焊盘上，且保证各芯片之间并未形成电路连接，然后将多个芯片塑封于同一个塑封体之中，这样无需更改现行工艺，降低了工艺研发成本，也容易使产品能在较短时间内实现品质的稳定；多个芯片的单一塑封体结构，可以替代多个单芯片封装产品在PCB上的应用，减小PCB板的占用面积，有利于PCB板的高密度、高集成度设计；内部隔离独立的二极管芯片，给后续线路板电路设计提供了极大的自由度，可以按照电路功能灵活的设计电路， 例如共阴、共阳、阴阳连接；桥式整流电路连接；其他不同功能器件复合电路连接等。
发明内容
本发明的目的是提供一种塑封体小，成本低，工艺实现简单，便于实现PCB线路板灵活多样电路连接的非互联型多芯片封装二极管。为达到上述目的，本发明是通过以下技术解决方案实现的非互联型多芯片封装二极管，包括塑封体，芯片，上引线框架及下引线框架，上引线框架由上焊盘，上连接体及上引脚组成，下引线框架由下焊盘，下连接体及下引脚组成，在塑封体内封装有二组及二组以上的上焊盘、上连接体、下焊盘、下连接体及芯片，每个芯片设置于相应的上焊盘与下焊盘之间，每个芯片相互隔离不产生电路连接，上引脚及下引脚分别与相应的上连接体及下连接体连接，上引脚及下引脚位于塑封体外部。所述的非互联型多芯片封装二极管，其上引脚及下引脚成J型或鸥翅型，或者从塑封体底部伸出，不作任何弯折。所述的非互联型多芯片封装二极管，其每个芯片与上焊盘和下焊盘采用钎焊、粘接的方式连接，芯片为整流二极管芯片、肖特基芯片、瞬变电压抑制二极管芯片、稳压管芯片、触发管芯片、放电管芯片的两个或多个，或者是以上芯片的组合。所述的非互联型多芯片封装二极管，其芯片为台面钝化结构、平面结构或双面台面钝化结构其中的一种或几种。所述的非互联型多芯片封装二极管，其芯片为台面钝化结构、平面结构或双面台面钝化结构其中的一种或几种。
本发明由于采用了上述技术方案，因而具有如下有益效果。(一)是无需更改现行工艺，降低了工艺研发成本，也容易使产品能在较短时间内实现品质的稳定；(二)是可以替代多个单芯片封装产品在PCB上的应用，减小PCB板的占用面积，有利于PCB板的高密度、 高集成度设计；(三)是有利于给线路板电路设计提供极大的自由度，可以按照电路功能灵活的设计电路，例如共阴、共阳、阴阳连接；桥式整流电路连接，其他不同功能器件复合电路连接等。
图1是本发明非互联型多芯片封装二极 f的电路原理图。
图2是本发明非互联型多芯片封装二极 f的内部结构示意图。
图3是本发明非互联型多芯片封装二极 f的横切剖面示意图。
图4是本发明非互联型多芯片封装二极 f上引线框架的结构示意图。
图5是本发明非互联型多芯片封装二极 f下引线框架的结构示意图。
图6是本发明非互联型多芯片封装二极 m鸟翅型结构上下引脚的结构示意图。
图7是本发明非互联型多芯片封装:二极1_底部直接伸出结构上下引脚的结构示意图。
具体实施例方式下面结合附图对本发明的实施例作进一步详细的描述。实施例1 如图1、图2及图3所示，非互联型多芯片封装二极管，包括塑封体1，芯片2，上引线框架3及下引线框架4，上引线框架3由上焊盘5，上连接体6及上引脚7组成， 下引线框架4由下焊盘8，下连接体9及下引脚10组成，在塑封体1内封装有二组上焊盘 5、上连接体6、下焊盘8、下连接体9及芯片2，每个芯片2设置于相应的上焊盘5与下焊盘 8之间，每个芯片2相互隔离不产生电路连接，上引脚7及下引脚10分别与相应的上连接体 6及下连接体9连接，上引脚7及下引脚10位于塑封体1外部，上引脚7及下引脚10成J 型，每个芯片2与上焊盘5和下焊盘8采用钎焊或粘接的方式连接，芯片2为整流二极管芯片、肖特基芯片、瞬变电压抑制二极管芯片、稳压管芯片、触发管芯片、放电管芯片的两个或多个，或者是以上芯片的组合，芯片2为台面钝化结构、平面结构或双面台面钝化结构其中的一种或几种。实施例2 在塑封体1内封装有2 — 60组以上的上焊盘5、上连接体6、下焊盘8、 下连接体9及芯片2，上引脚7及下引脚10采用鸥翅型结构(如图6所示)，或者从塑封体1 底部伸出，不作任何弯折(如图7所示)，其余同实施例1。实施例3 如图2及图3所示，非互联型多芯片封装二极管，包括塑封体1，芯片2a、 2b，上引线框架3，下引线框架4，其中，如图4及图5所示，上引线框架3由两个带凸点的上焊盘fe、5b，及与之分别对应的上连接体6a、6b，上引脚7a、7b组成，下引线框架3由两个下焊盘8a、8b，及与之分别对应的下连接体9a、9b，下引脚10a、IOb组成，塑封体1覆盖在全部上焊盘fe、5b，上连接体6a、6b，下焊盘8a、8b，下连接体9a、9b及芯片2a、2b之间；芯片2a、 2b相互隔离不产生电路连接，芯片2a、2b设置于相应的上焊盘5与下焊盘8之间；上引脚 7a、7b由上连接体6a、6b从塑封体1中部引出成J型或鸥翅型，或者从塑封体1底部伸出，不作任何弯折，下引脚10a、10b由下连接体9a、9b从塑封体1中部引出成J型或鸥翅型，或者从塑封体1底部伸出。芯片加、213与对应的上、下焊盘^1、83，恥、813采用钎焊、粘接的方式连接。半导体二极管芯片2a、2b为台面钝化结构、平面结构、双面台面钝化结构。另外， 半导体二极管芯片2a、2b可以从整流二极管芯片、肖特基芯片、瞬变电压抑制二极管芯片、 稳压管芯片、触发管芯片、放电管芯片任选两种或任意两种的组合。最后，将焊接在一起的半导体芯片h、2b和经注塑成型、切筋(如图4、图5中的虚线部分)、打弯就形成了本发明的最终外形。实施例4 芯片2的数量为3个，与芯片2连接的对应的上、下引线框架中上、下焊盘及与之对应的上、下连接条、上、下引脚数量为3个，其余同实施例3。以上实现3个芯片的同时封装。实施例5 芯片2的数量为10个，与芯片2连接的对应的上、下引线框架中上、下焊盘及与之对应的上、下连接条、上、下引脚数量为10个，其余同实施例3。以上实现10个芯片的同时封装。实施例6 如图4及图5所示，做成一个产品的相应上、下引线框架组成的单元均连接于相应的筋11、13上、且这样的单元的数量可以为40个、或者更多。其中12、14分别为上、下引线框架的焊接定位孔。上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人员能够了解本发明的内容并据此实施，并不能以此限制本发明的保护范围。凡根据本发明的精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
权利要求
1.一种非互联型多芯片封装二极管，包括塑封体(1)，芯片(2)，上引线框架(3)及下引线框架(4)，上引线框架(3)由上焊盘(5)，上连接体(6)及上引脚(7)组成，下引线框架(4) 由下焊盘(8)，下连接体(9)及下引脚(10)组成，其特征在于在塑封体(1)内封装有二组及二组以上的上焊盘(5)、上连接体(6)、下焊盘(8)、下连接体(9)及芯片(2)，每个芯片(2) 设置于相应的上焊盘(5)与下焊盘(8)之间，每个芯片(2)相互隔离不产生电路连接，上引脚(7)及下引脚(10)分别与相应的上连接体(6)及下连接体(9)连接，上引脚(7)及下引脚(10)位于塑封体(1)外部。
2.根据权利要求1所述的非互联型多芯片封装二极管，其特征在于上引脚(7)及下引脚(10 )成J型或鸥翅型，或者从塑封体(1)底部伸出，不作任何弯折。
3.根据权利要求1或2所述的非互联型多芯片封装二极管，其特征在于每个芯片(2) 与上焊盘(5)和下焊盘(8)采用钎焊、粘接的方式连接，芯片(2)为整流二极管芯片、肖特基芯片、瞬变电压抑制二极管芯片、稳压管芯片、触发管芯片、放电管芯片的两个或多个，或者是以上芯片的组合。
4.根据权利要求1或2所述的非互联型多芯片封装二极管，其特征在于芯片(2)为台面钝化结构、平面结构或双面台面钝化结构其中的一种或几种。
5.根据权利要求3所述的非互联型多芯片封装二极管，其特征在于芯片(2)为台面钝化结构、平面结构或双面台面钝化结构其中的一种或几种。
全文摘要
本发明公开了一种非互联型多芯片封装二极管。它包括塑封体，芯片，上引线框架及下引线框架，上引线框架由上焊盘，上连接体及上引脚组成，下引线框架由下焊盘，下连接体及下引脚组成，在塑封体内封装有二组及二组以上的上焊盘、上连接体、下焊盘、下连接体及芯片，每个芯片设置于相应的上焊盘与下焊盘之间，每个芯片相互隔离不产生电路连接，上引脚及下引脚分别与相应的上连接体及下连接体连接，上引脚及下引脚位于塑封体外部。本发明具有塑封体小，成本低，工艺实现简单，便于实现PCB线路板灵活多样的电路连接等优点。
文档编号H01L25/07GK102263094SQ201110231378
公开日2011年11月30日 申请日期2011年8月14日 优先权日2011年8月14日
发明者傅剑锋, 张槐金, 范吉利, 谢晓东 申请人:绍兴旭昌科技企业有限公司