专利名称：具有阶梯型氧化埋层的soi结构的制作方法
技术领域：
本发明涉及半导体制造领域，尤其涉及具有阶梯型氧化埋层的SOI结构。
背景技术：
在SOI(silicon-on-insulator)材料中，因顶硅膜与衬底硅之间存在绝缘埋层 (一般为二氧化硅埋层，简称氧化埋层)，使SOI技术具有诸多超越传统体硅技术的优势，例如与传统体硅的CMOS相比，使用SOI材料制造的CMOS具有速度高、功耗低、源漏寄生电容小的特点，同时避免了体硅CMOS中的闩锁效应。图1所示为现有技术中的具有氧化埋层的SOI结构，该结构包括半导体衬底10、 形成在衬底10上的栅极绝缘层14以及栅极15，该栅极绝缘层14以及栅极15的侧边形成有绝缘侧壁16，衬底内形成有对应栅极15的源区12与漏区13、具有两个厚度的氧化埋层 11 ；其中，较厚的氧化埋层11位于源区12与漏区13的下方，较薄的氧化埋层11位于源区 12与漏区13之间的沟道下方。由于氧化埋层11具有两个厚度，一般是通过两步氧化掩埋 (Double Step Buried Oxide,DSB0)形成的，因此，图1所示的具有两个厚度的氧化埋层11 简称DSBO S0I。此外，位于源区12与漏区13的下方为较厚的氧化埋层11，位于源区12与漏区13之间的沟道下方的为较薄的氧化埋层11，整体氧化埋层11犹如阶梯型，因此，图1 所示的DSBO SOI也称具有阶梯型氧化埋层的SOI结构。以长度为0. 15um，较厚的氧化埋层11厚度为lOOnm，较薄的氧化埋层11厚度为20nm为例，具有单一厚度IOOnm氧化埋层的 SOI结构与具有阶梯型氧化埋层的SOI结构的晶格温度对比图如图2所示；其中，峰值温度为42 的曲线为具有单一厚度IOOnm氧化埋层的SOI结构在SOI器件不同长度处对应的晶格温度，峰值温度为31 的曲线为具有阶梯型氧化埋层的SOI结构在SOI器件不同长度处对应的晶格温度，可以看出，较薄的氧化埋层11可以起到散热作用，从而较好抑制了传统SOI结构中由于自加热效应导致载流子迁移率退化的问题。然而，这种具有阶梯型氧化埋层的SOI结构随着尺寸小型化，具体地，沟道长度变短，会出现严重的短沟道效应。短沟道效应具体地表现为(1)阈值电压随着沟道长度变短不断变小；( 随着沟道长度变短，使得漏区与源区的耗尽层非常靠近，在源区与漏区施加偏压时，沟道中的电场线可以从漏区穿越到源区，并导致源区端势垒高度降低，结果导致 SOI结构处于关态时，即Ves未达到开启电压时，泄漏电流增加，这不利于SOI结构器件的性能。有鉴于此，实有必要提出一种新的具有阶梯型氧化埋层的SOI结构，解决现有的 SOI结构出现的短沟道效应。
发明内容
本发明解决的问题是提出一种新的具有阶梯型氧化埋层的SOI结构，解决现有的 SOI结构出现的短沟道效应。为解决上述问题，本发明提供两种具有阶梯型氧化埋层的SOI结构，第一种SOI结构包括P型半导体衬底，所述半导体衬底上形成有N型源区、N型漏区、以及N型源区、N 型漏区及P型沟道下方的阶梯型氧化层；其中，位于N型源区与N型漏区的氧化层厚度分别大于位于P型沟道下方的氧化层的厚度；形成于P型沟道上方的栅极绝缘层；位于栅极绝缘层上的栅极；覆盖栅极及栅极绝缘层侧边的侧壁；其中，靠近N型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区。可选地，靠近N型源区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区。可选地，P型元素重掺杂区中的P型元素与其它区域的P型半导体衬底中P型元素相同。可选地，P型元素重掺杂区中的P型元素为硼元素。可选地，P型元素重掺杂区中的P型元素浓度为位于其它区域的P型元素的浓度的1000倍到10000倍。本发明提供的另外一种具有阶梯型氧化埋层的SOI结构，包括P型半导体衬底，所述半导体衬底的顶层为N型掺杂区，所述N型掺杂区形成有P 型源区、P型漏区、以及N型沟道，所述半导体衬底内的N型掺杂区下方形成有阶梯型氧化层；其中，P型源区与P型漏区下方对应的氧化层厚度分别大于与N型沟道下方对应的氧化层的厚度；形成于N型沟道上方的栅极绝缘层；位于栅极绝缘层上的栅极；覆盖栅极及栅极绝缘层侧边的侧壁；其中，靠近P型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区。可选地，靠近P型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内也设置有P型元素重掺杂区。可选地，P型元素重掺杂区中的P型元素与P型源区、P型漏区中P型元素相同。可选地，P型元素重掺杂区中的P型元素为硼元素。可选地，P型元素重掺杂区中的P型元素浓度范围为IO18-IO19个原子每立方厘米。与现有技术相比，本发明具有以下优点采用在现有的DSBO SOI基础上靠近N型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区，利用了 P型元素重掺杂区电势最低，将从漏区引出的电场线终止在P型元素重掺杂区， 从而避免现有的DSBO SOI结构中漏区引出的电场线部分终止在源区，以及由此导致的源区端势垒高度降低，进而导致源区注入到沟道的电子数量增加问题，从而有效抑制DSBO SOI 器件的阈值电压减小，且使得SOI结构在关闭状态时，泄漏电流减小，提高了 SOI结构器件的性能；进一步地，靠近N型源区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内也设置有P型元素重掺杂区，使得没有被终止在漏区一侧的侧墙下方对应的P型元素重掺杂区的电场线终止在源区一侧的侧墙下方对应的P型元素重掺杂区，进一步减小泄漏电流；本发明提供的另外一种采用在现有的DSBO SOI基础上的改进结构，在靠近P型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区，同样利用了 P型元素重掺杂区电势最低，将从漏区引出的电场线终止在P型元素重掺杂区，从而避免现有的DSBO SOI结构中漏区引出的电场线部分终止在源区，以及由此导致的源区端势垒高度降低，进而导致源区注入到沟道的电子数量增加问题，从而有效抑制DSBO SOI器件的阈值电压减小，且使得SOI结构在关闭状态时，泄漏电流减小，也提高了 SOI结构器件的性能；进一步地，靠近P型源区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内也设置有P型元素重掺杂区，使得没有被终止在漏区一侧的侧墙下方对应的P型元素重掺杂区的电场线终止在源区一侧的侧墙下方对应的P型元素重掺杂区，也进一步减小了泄漏电流。
图1是现有技术中的具有氧化埋层的SOI结构；图2是具有单一厚度氧化埋层的SOI结构与具有阶梯型氧化埋层的SOI结构的晶格温度对比图；图3是实施例一提供的PGP DSBO SOI结构示意图；图4是现有技术中的具有氧化埋层的SOI结构在源极与衬底接地，漏极施加IV 时，该结构对应的电势线分布示意图；图5是在图4所示的结构上设置了 P型元素重掺杂区，并在源极与衬底接地，漏极施加IV时，该结构对应的电势线分布示意图；图6是具有不同沟道长度的图4与图5所示结构对应的阈值电压与沟道长度关系示意图；图7是具有不同沟道长度的图4与图5所示结构对应的漏区所加电压每下降 0. IV，阈值电压下降程度与沟道长度关系示意图；图8是具有不同沟道长度的图4与图5所示结构对应的泄漏电流与沟道长度关系示意图；图9是实施例一提供的PGP DSBO SOI结构的制作方法流程图；图10-图19是图9所示制作方法形成的中间结构示意图；图20-图22是实施例一提供的另外一种制作方法形成的中间结构示意图；图23是实施例二提供的PGP DSBO SOI结构示意图。
具体实施例方式正如背景技术中所述，现有的SOI结构在关态时经常出现泄漏电流很大问题，本发明的发明人提出采用在现有的DSBO SOI基础上在靠近N型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区，利用了 P型元素重掺杂区电势最低，将从漏区引出的电场线终止在P型元素重掺杂区，从而避免现有的DSBO SOI 结构中漏区引出的电场线部分终止在源区，以及由此导致的源区端势垒高度降低，进而导致的源区电子容易越过该势垒进入到漏区问题，提高了 SOI结构的阈值电压，使得SOI结构在关闭状态时，泄漏电流减小，提高了 SOI结构器件的性能。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。由于重在说明本发明的原理，因此，未按比例制图。第一实施例本实施例一提供的SOI 结构一 PGP DSBO SOI (Partially Ground Plane Double Step Buried Oxide SOI)，如图 3 所示，包括:P型半导体衬底20，所述半导体衬底上形成有N型源区22、N型漏区23、以及N型源区22、N型漏区23及P型沟道下方的阶梯型氧化层21 ；其中，位于N型源区22与N型漏区23的氧化层21厚度分别大于位于P型沟道下方的氧化层21的厚度；形成于P型沟道上方的栅极绝缘层24 ；位于栅极绝缘层上的栅极25 ；覆盖栅极25及栅极绝缘层M侧边的侧壁沈；其中，靠近N型漏区23 —侧的侧墙沈下方对应的较薄氧化层21的下方的P型半导体衬底20内设置有P型元素重掺杂区27。通过在漏区23下方对应位置设置P型元素重掺杂区27，利用了 P型元素重掺杂区电势最低，将从漏区23引出的电场线终止在P型元素重掺杂区27。在具体实施过程中，为避免漏区23引出的部分电场线逃脱终止在P型元素重掺杂区27，在靠近N型源区22 —侧的侧墙沈下方对应的较薄氧化层21的下方的P型半导体衬底20内设置有P型元素重掺杂区观，进一步保证将漏区23引出的所有电场线都终止在P 型元素重掺杂区。在具体实施过程中，半导体衬底20中P型元素一般为硼族元素，例如硼，P型元素重掺杂区27、28中的P型元素与半导体衬底20中的其它区域的P型相同，也为硼，当然也可以根据需要设置为不同的硼族元素。进一步地，位于半导体衬底20中其它区域的P型元素的浓度一般为IO15个原子每立方厘米量级，P型元素重掺杂区27、28中的P型元素浓度一般为IO18-IO19个原子每立方厘米，因此，P型元素重掺杂区27、28中的P型元素浓度为位于半导体衬底20中其它区域的P型元素的浓度的1000倍到10000倍。为了验证本实施例一提供的技术方案的效果，本发明的发明人对DSB0S0I结构与 PGP DSBO SOI结构进行了对比模拟试验，采用的SOI结构都为长0. 15微米，高0.6微米(宽为1微米)，较薄氧化层21厚度20纳米，较厚氧化层21厚度100纳米，没有设置P型元素重掺杂区的DSBO SOI结构如图4中虚线所示，设置P型元素重掺杂区27、28的PGP DSBO SOI结构如图5中虚线所示。其中，对比模拟的条件都为P型半导体衬底20与源区22分别接地，漏区23施加IV电压。DSBO SOI结构的电势线如图4中细实线所示(横纵座标刻度标线除外)，电场线如粗实线所示，箭头方向代表电势降低的方向，即电场方向。PGP DSBO SOI结构的电势线如图5中细实线所示(横纵座标刻度标线除外)，电场线如粗实线所示， 箭头方向代表电势降低的方向，即电场方向。结合图4与图5，可以看出，DSBO SOI结构中漏区引出的电场线部分终止在源区，这会导致源区端势垒高度降低，进而导致源区电子容易越过该势垒进入到漏区的问题，而PGP DSBO SOI结构通过在漏区23下方对应位置设置 P型元素重掺杂区27，源区22下方对应位置设置P型元素重掺杂区观，利用了 P型元素重掺杂区电势最低，将从漏区23引出的电场线终止在P型元素重掺杂区27、28。对于源区22电子是否容易越过该势垒进入到漏区可以由阈值电压(Vth)的大小来衡量。为了验证通过设置P型元素重掺杂区27、观可以提高阈值电压，本发明的发明人模拟了对于不同沟道长度的PGP DSBO SOI结构与DSB0S0I结构，两者的阈值电压(Vth)分别与沟道长度的对应关系，如图6所示，其中源区与漏区长度都为0. 05微米，高度都为0. 6微米，宽度都为1微米。可以看出，同样的沟道长度，PGP DSBO SOI结构的阈值电压大于DSBO SOI结构的阈值电压，说明设置了 P型元素重掺杂区27、28的PGP DSBO SOI结构提高了阈值电压。图4与图5所示结构的沟道长度都为0. 05微米，对应的阈值电压分别为0. 45V与 0. 6V左右。此外，本发明人还模拟了对于不同沟道长度的PGP DSBO SOI结构与DSBO SOI结构，分别施加在两种结构的漏区的电压每下降0. IV，对应的阈值电压下降程度与沟道长度的关系，如图7所示。可以看出，对于同样的沟道长度，PGP DSBO SOI结构的阈值电压下降程度小于DSBO SOI结构的阈值电压下降程度，也说明设置了 P型元素重掺杂区27、28的 PGP DSBO SOI结构提高了阈值电压。PGP DSBO SOI结构还可以使得SOI结构在关闭状态时，泄漏电流减小，本发明人模拟了具有不同的沟道长度的PGP DSBO SOI结构与DSBO SOI结构，两者的泄漏电流(I。ff)分别与沟道长度的对应关系，如图8所示。其中，模拟条件都为源区22接地，栅极25不加电压，漏区23上施加IV电压。从图8可以看出，对于同样的沟道长度，PGP DSBO SOI结构的泄漏电流小于DSBO SOI结构的泄漏电流，说明设置了 P型元素重掺杂区27、28的PGPDSB0 SOI结构提高了 SOI结构器件的性能。图4与图5所示结构的沟道长度都为0. 05微米，对应的泄漏电流分别为KT14A与KT13A量级。本发明同时提供了实施例一中的具有阶梯型氧化埋层的SOI结构的制作方法，该制作方法流程如图9所示。以下结合图10-图19对该方法进行具体描述。 首先，执行步骤Sl 1，提供具有BOX层的P型半导体衬底，所述P型半导体衬底包括用于形成源区的第一区域、用于形成栅极的第二区域、用于形成漏区的第三区域，所述第二区域上形成有栅极、栅极绝缘层及硬掩膜层。本步骤在具体实施过程中，可以包括以下步骤S111-S114。步骤S111，提供P型半导体衬底20，结构如图10所示，所述半导体衬底20包括用于形成源区的第一区域(未标示)、用于形成栅极的第二区域(未标示)、用于形成漏区的第三区域(未标示)。步骤Sl 12，经所述半导体衬底20的表面201对半导体衬底20进行氧离子注入，高温退火形成BOX层202，形成结构如图11所示；所述表面201可以为半导体衬底20的上表面；所述氧离子注入形成BOX层工艺为本领域公知技术，在此不再赘述。步骤Sl 13，在所述半导体衬底20的表面201依次淀积第一绝缘层24、多晶硅层25 及硬掩膜层四，形成结构如图12所示；本步骤中，第一绝缘层M材质可以为二氧化硅，硬掩膜层四可以为氧化物-氮化物-氧化物的三层结构。
步骤Sl 14，选择性蚀刻所述硬掩膜层四、多晶硅层及25第一绝缘层24，以保留第二区域上的栅极25、栅极绝缘层M及硬掩膜层四，形成结构如图13所示。所述选择性蚀刻工艺为本领域公知技术，在此不再赘述。需要说明的是，由于第二区域上的栅极25、栅极绝缘层M及硬掩膜层四为多晶硅层25、第一绝缘层M及硬掩膜层四的部分，因此采用同一标号标识。图13所示结构也可以由现有技术提供。接着执行步骤S12，经所述P型半导体衬底20的表面201对第三区域BOX层202 相邻下方区域的半导体衬底20进行P型离子注入，以形成BOX层202下漏区对应的P型元素重掺杂区27，形成结构如图14所示。半导体衬底20中P型元素一般为硼族元素，例如硼，离子注入过程中，形成P型元素重掺杂区27中的P型元素与半导体衬底20中的其它区域的P型可以相同，也为硼，当然也可以根据需要设置为不同的硼族元素。此外，离子注入的深度与注入离子的能量相关，离子注入的浓度与离子注入的剂量相关，位于半导体衬底 20中其它区域的P型元素的浓度一般为IO15个原子每立方厘米量级，P型元素重掺杂区27 中的P型元素浓度一般为IO18-IO19个原子每立方厘米，因此，离子注入时，P型元素浓度为位于半导体衬底20中其它区域的P型元素的浓度的1000倍到10000倍。本步骤执行过程中，还可以包括对第一区域BOX层202相邻下方区域的半导体衬底20进行P型离子注入，以形成BOX层202下源区对应的P型元素重掺杂区观，形成结构如图15所示。接着执行步骤S13，在所述硬掩膜层四及第一区域与第三区域的半导体衬底20上淀积第二绝缘层(未图示)，回蚀以形成覆盖所述硬掩膜层四、栅极25及栅极绝缘层M侧边的侧壁26 ；所述侧壁立于第一区域与第三区域，形成结构如图16所示。第二绝缘层材质可以为二氧化硅，淀积及回蚀工艺为本领域公知技术，在此不再赘述。然后执行步骤S14，干法刻蚀去除硬掩膜层四侧边的侧壁沈，形成结构如图17所
7J\ ο接着执行步骤S15，经所述半导体衬底20的表面201对除侧壁沈外的位于第一区域与第三区域对应的BOX层202下方的半导体衬底20进行氧离子注入，形成氧离子注入区 203，形成结构如图18所示。执行步骤S16，经所述P型半导体衬底20的表面201对位于BOX层202上的第一区域及第三区域的半导体衬底20进行N型离子注入，以形成源区22与漏区23，形成结构如图19所示；本步骤离子注入工艺为本领域公知技术，在此不再赘述。执行步骤S17，去除硬掩膜层四；所述硬掩膜层的去除方法为本领域公知技术，在此不再赘述。步骤S18，高温退火后，氧离子注入区203与BOX层202 —起形成了具有阶梯型的氧化层 21，如此完成PGP DSBO SOI (Partially Ground Plane Double Step Buried Oxide SOI)结构的制作，形成结构如图3所示。需要说明的是，步骤S15与步骤S16的执行顺序，也可以为先执行步骤S16，再执行步骤S15，即先形成源区22与漏区23，再形成氧离子注入区203。由于氧离子注入过程中会通过源区22与漏区23，可能会对源区22与漏区23形成缺陷，因此优选先执行步骤S15， 再执行步骤S16。可选地，本实施例一的步骤S14中，干法刻蚀去除硬掩膜层四侧边的侧壁沈，由于干法刻蚀为向下“吃”的过程，因此，位于栅极25及栅极绝缘层M侧边的侧壁在第一区域与第三区域的尺寸也比较短，之后执行步骤S15过程，即氧离子注入步骤中，形成的较厚氧化层宽度尺寸也比较大，进而造成P型元素重掺杂区27、28的宽度尺寸变小。为了形成宽度尺寸比较长的P型元素重掺杂区27、28，可以采取在步骤S13执行完形成的图16所示结构基础上，接着执行步骤S15，经所述半导体衬底20的表面201对除侧壁沈外的位于第一区域与第三区域对应的BOX层202下方的半导体衬底20进行氧离子注入，形成氧离子注入区203，形成结构如图20所示。执行步骤S16，经所述P型半导体衬底20的表面201对位于BOX层202上的第一区域及第三区域的半导体衬底20进行N型离子注入，以形成源区22与漏区23，形成结构如图21所示；本步骤离子注入工艺为本领域公知技术，在此不再赘述。然后执行步骤S14，干法刻蚀去除硬掩膜层四侧边的侧壁沈，接着执行步骤S17, 去除硬掩膜层四；形成的结构如图22所示。可以理解的是，图22所示结构经过步骤S18，高温退火后，氧离子注入区203与 BOX层202 —起形成阶梯型氧化层21后，如此完成PGP DSBO SOI结构的P型元素重掺杂区 27,28的宽度尺寸比图3中P型元素重掺杂区27、28的宽度尺寸要大。所述大尺寸的P型元素重掺杂区27J8对解决现有的DSBO SOI结构中漏区引出的电场线部分终止在源区的问题时，达到的效果更好。第二实施例如果称第一实施例提供的SOI结构为NM0S，与第一实施例不同的是，本实施例二提供的SOI结构为PM0S，可以理解的是，不论NMOS还是PM0S，P型元素重掺杂区都为电势最低的区域，因此，在PMOS的SOI结构中设置P型元素重掺杂区也可以起到避免现有的DSBO SOI结构中漏区引出的电场线部分终止在源区，以及由此导致的源区端势垒高度降低，进而导致的源区电子容易越过该势垒进入到漏区问题，提高了 SOI结构的阈值电压，使得SOI结构在关闭状态时，泄漏电流减小，提高了 SOI结构器件的性能。具体地，本发明的第二实施例提供的另外一种具有阶梯型氧化埋层的SOI结构， 如图23所示，包括P型半导体衬底20，所述半导体衬底20的顶层为N型掺杂区30，所述N型掺杂区 30形成有P型源区22’、P型漏区23’、以及N型沟道，所述半导体衬底20内的N型掺杂区 30下方形成有阶梯型氧化层；其中，与P型源区22’与P型漏区23’下方对应的氧化层厚度分别大于与N型沟道下方对应的氧化层的厚度；形成于N型沟道上方的栅极绝缘层24 ；位于栅极绝缘层M上的栅极25 ；覆盖栅极25及栅极M绝缘层侧边的侧壁沈；其中，靠近P型漏区23’一侧的侧墙沈下方对应的较薄氧化层的下方的P型半导体衬底20内设置有P型元素重掺杂区27。与第一实施例类似地，靠近P源区22’一侧的侧墙28下方对应的较薄氧化层的下方的P型半导体衬底20内设置有P型元素重掺杂区观。进一步地，P型元素重掺杂区中的P型元素与P型源区22’，P型漏区23，中P型元素相同，都为硼族元素，例如硼。
进一步地，P型元素重掺杂区27、28中的P型元素浓度范围为IO18-IO19个原子每立方厘米。结合实施例一提供的流程9，本发明也提供了第二种具有阶梯型氧化埋层的 SOI结构的制作方法，与第一实施例不同的是(1)步骤Sll中提供的具有BOX层的P型半导体衬底，所述半导体衬底20的顶层为N型掺杂区30 (参见图23所示)，所述N型掺杂区30包括用于形成源区的第一区域、用于形成栅极的第二区域、用于形成漏区的第三区域，所述第二区域上形成有栅极、栅极绝缘层及硬掩膜层。本步骤中，N型掺杂区30可以通过在半导体衬底20的上表面201对半导体衬底 20的顶层进行N型离子注入。本实施例二中，半导体衬底20的上表面201与N型掺杂区 30的顶层表面201为同一表面，因此，采用同一标识。所述离子类型为氮族元素，例如氮或磷，所述N型离子注入的目的是形成N型顶层衬底。(2)步骤S12，经所述N型掺杂区30的顶层表面201对第三区域下方对应的半导体衬底20进行P型离子注入，以形成BOX层202下漏区对应的P型元素重掺杂区27。本步骤执行过程，还可以包括对第一区域下方对应的半导体衬底20进行P型离子注入，以形成 BOX层下源区对应的P型元素重掺杂区28。(3)步骤S13，淀积的第二绝缘层是形成在N型掺杂区30的顶层表面201。(4)步骤S15，进行氧离子注入的表面为所述N型掺杂区30的顶层表面201。(5)步骤S16，经所述N型掺杂区30的顶层表面201对位于BOX层202上的第一区域及第三区域的N型掺杂区30进行P型离子注入，以形成源区22’与漏区23’。需要说明的是，第二实施例中，为了形成PMOS的SOI结构，步骤S15与步骤S16的执行顺序也可以为先执行步骤S16，再执行S15，即先形成源区22’与漏区23’，再形成氧离子注入区203。类似地，由于氧离子注入过程中会通过源区22’与漏区23’，可能会对源区22’与漏区23’形成缺陷，因此优选先执行步骤S15，再执行步骤S16。可选地，本实施例二的步骤S14中，干法刻蚀去除硬掩膜层四侧边的侧壁沈，由于干法刻蚀为向下“吃”的过程，因此，位于栅极25及栅极绝缘层M侧边的侧壁在第一区域与第三区域的尺寸也比较短，之后执行步骤S15过程，即氧离子注入步骤中，形成的较厚氧化层21宽度尺寸也比较大，进而造成P型元素重掺杂区27、28的宽度尺寸变小。与第一实施例类似地，为了更好地将从漏区引出的电场线终止在P型元素重掺杂区27、28，可以形成宽度尺寸比较长的P型元素重掺杂区27、28，所述形成方法可以采取在步骤S13执行完形成的结构基础上，接着执行步骤S15，经N型掺杂区30的顶层表面201对除侧壁沈外的位于第一区域与第三区域对应的BOX层202下方的半导体衬底20进行氧离子注入，形成氧离子注入区203。执行步骤S16，经所述N型掺杂区30的顶层表面201对位于BOX层202上的第一区域及第三区域的半导体衬底20进行P型离子注入，以形成源区22’与漏区23’。然后执行步骤S14，干法刻蚀去除硬掩膜层四侧边的侧壁沈，接着执行步骤S17, 去除硬掩膜层四。可以理解的是，再经过步骤S18，高温退火后，氧离子注入区203与BOX层202 —起形成阶梯型氧化层21后，如此完成PGP DSBO SOI结构的P型元素重掺杂区27、28的宽度尺寸可以实现比图23中P型元素重掺杂区27、28的宽度尺寸要大的目的。与现有技术相比，本发明都采用在现有的DSBO SOI基础上靠近N/P型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区，利用了 P型元素重掺杂区电势最低，将从漏区引出的电场线终止在P型元素重掺杂区，从而避免现有的DSBO SOI结构中漏区引出的电场线部分终止在源区，以及由此导致的源区端势垒高度降低，进而导致源区注入到沟道的电子数量增加问题，从而有效抑制DSBO SOI器件的阈值电压减小，且使得SOI结构在关闭状态时，泄漏电流减小，提高了 SOI结构器件的性能。进一步地，靠近N/P型源区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内也设置有P型元素重掺杂区，使得没有被终止在漏区一侧的侧墙下方对应的P型元素重掺杂区的电场线终止在源区一侧的侧墙下方对应的P型元素重掺杂区，进一步减小泄漏电流。进一步地，先进行氧离子注入步骤，再干法刻蚀去除硬掩膜层侧边的侧壁，利用所述侧壁阻挡影响氧离子注入形成的氧离子注入区的宽度，使得高温退火后，形成的较厚氧化层宽度尺寸也比较小，从而使得P型元素重掺杂区的宽度尺寸较大，可以更好地将从漏区引出的电场线终止在P型元素重掺杂区。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种具有阶梯型氧化埋层的SOI结构，包括P型半导体衬底，所述P型半导体衬底上形成有N型源区、N型漏区、以及N型源区、N 型漏区及P型沟道下方的阶梯型氧化层；其中，位于N型源区与N型漏区的氧化层厚度分别大于位于P型沟道下方的氧化层的厚度；形成于P型沟道上方的栅极绝缘层；位于栅极绝缘层上的栅极；覆盖栅极及栅极绝缘层侧边的侧壁；其特征在于，靠近N型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区。
2.根据权利要求1所述的SOI结构，其特征在于，靠近N型源区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内也设置有P型元素重掺杂区。
3.根据权利要求1或2所述的SOI结构，其特征在于，P型元素重掺杂区中的P型元素与其它区域的P型半导体衬底中P型元素相同。
4.根据权利要求1或2所述的SOI结构，其特征在于，P型元素重掺杂区中的P型元素为硼元素。
5.根据权利要求1或2所述的SOI结构，其特征在于，P型元素重掺杂区中的P型元素浓度为位于其它区域的P型元素的浓度的1000倍到10000倍。
6.一种具有阶梯型氧化埋层的SOI结构，包括P型半导体衬底，所述半导体衬底的顶层为N型掺杂区，所述N型掺杂区形成有P型源区、P型漏区、以及N型沟道，所述半导体衬底内的N型掺杂区下方形成有阶梯型氧化层；其中，P型源区与P型漏区下方对应的氧化层厚度分别大于与N型沟道下方对应的氧化层的厚度；形成于N型沟道上方的栅极绝缘层；位于栅极绝缘层上的栅极；覆盖栅极及栅极绝缘层侧边的侧壁；其特征在于，靠近P型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区。
7.根据权利要求6所述的SOI结构，其特征在于，靠近P型源区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内也设置有P型元素重掺杂区。
8.根据权利要求6或7所述的SOI结构，其特征在于，P型元素重掺杂区中的P型元素与P型源区、P型漏区中P型元素相同。
9.根据权利要求6或7所述的SOI结构，其特征在于，P型元素重掺杂区中的P型元素为硼元素。
10.根据权利要求9所述的SOI结构，其特征在于，P型元素重掺杂区中的P型元素浓度范围为IO18-IOw个原子每立方厘米。
全文摘要
本发明提供两种具有阶梯型氧化埋层的SOI结构，第一种包括P型半导体衬底，所述半导体衬底上形成有N型源区、N型漏区、以及N型源区、N型漏区及P型沟道下方的阶梯型氧化层；形成于P型沟道上方的栅极绝缘层；位于栅极绝缘层上的栅极；覆盖栅极及栅极绝缘层侧边的侧壁；其中，位于N型源区与N型漏区的氧化层厚度分别大于位于P型沟道下方的氧化层的厚度，靠近N型漏区一侧的侧墙下方对应的较薄氧化层的下方的P型半导体衬底内设置有P型元素重掺杂区。第二种结构与第一种结构区别在于衬底顶层为N型掺杂区，源区与漏区为P型。采用本发明的技术方案，可以解决现有的SOI结构出现的短沟道效应。
文档编号H01L21/762GK102354678SQ20111030046
公开日2012年2月15日 申请日期2011年9月28日 优先权日2011年9月28日
发明者苟鸿雁 申请人:上海宏力半导体制造有限公司