专利名称：P型场效应晶体管的应变结构的制作方法
技术领域：
本发明涉及集成电路制作，并且更具体地，涉及应变源极/漏极结构。
背景技术：
当通过多种技术节点按比例缩小诸如金属氧化物半导体场效应晶体管(MOSFET) 的半导体装置时，将高介电常数栅极介质层和金属栅电极层结合在MOSFET的栅叠层中以通过降低的特征尺寸来改善装置性能。另外，可以将利用选择生长的锗化硅(SiGe)的 MOSFET的源极/漏极(S/D)凹进腔的应变材料用于提高载流子迁移率。然而，在互补金属氧化物半导体(CMOS)制作中存在实现这种特征和处理的挑战。 当在装置之间的栅极长度和间隔减小时，加重了这些问题。例如，因为应变材料不能将给定应变量传送到P型场效应晶体管的沟道区域中，所以难以实现用于P型场效应晶体管的提高的载流子迁移率，从而增加了装置不稳定和/或装置故障的可能性。
发明内容
针对现有技术的缺陷，本发明提供了一种ρ型场效应晶体管，包括基板，具有顶面； 成对隔离件，在所述基板顶面的上方；沟道凹进腔，包括在所述成对隔离件之间的所述基板顶面中的凹部；栅叠层，具有位于所述沟道凹进腔中的底部和在所述沟道凹进腔外部延伸的顶部；源极/漏极(S/D)凹进腔，包括在所述基板顶面以下的底面和侧壁，其中，所述S/D凹进腔包括在所述栅叠层以下延伸的部分；应力材料，填充所述S/D凹进腔；以及源极/漏极(S/ D)外延，基本一致地围绕所述S/D凹进腔的所述底面和侧壁，其中，所述S/D外延包括设置在所述栅叠层和所述S/D凹进腔之间并且进一步在所述栅叠层以下延伸的部分。根据本发明所述的ρ型场效应晶体管，其中，所述沟道凹进腔具有底部和锥形侧壁。根据本发明所述的ρ型场效应晶体管，其中，所述沟道凹进腔具有弧形底部。根据本发明所述的ρ型场效应晶体管，其中，所述基板的所述顶面和所述沟道凹进腔的底面之间的高度在约2至12nm的范围内。根据本发明所述的P型场效应晶体管，其中，所述基板的所述顶面和所述S/D凹进腔的所述底面之间的高度在约30至60nm的范围内。根据本发明所述的P型场效应晶体管，其中，所述应力材料在所述基板的所述顶面上延伸。根据本发明所述的ρ型场效应晶体管，其中，所述应力材料不在所述基板的所述顶面上延伸。
根据本发明所述的ρ型场效应晶体管，其中，所述应力材料包括SiGe。根据本发明所述的一种用于制作ρ型场效应晶体管的方法，所述方法包括将虚拟栅叠层设置在基板的上方；将所述基板凹陷以在所述基板中形成源极/漏极(S/D)凹进腔并且与所述虚拟栅叠层相邻；在所述S/D凹进腔中选择生长应力材料；进行热处理以形成一致围绕所述S/D凹进腔的源极/漏极(S/D)外延；去除所述虚拟栅叠层以形成暴露所述虚拟栅叠层下方的所述基板的开口 ；将在所述开口中暴露的所述基板凹陷以形成与所述 S/D凹进腔隔离的沟道凹进腔；以及在所述开口中形成栅叠层，所述栅叠层具有位于所述沟道凹进腔中的底部和在所述沟道凹进腔外部延伸的顶部。根据本发明所述的方法，其中，使用湿蚀刻工艺将基板凹陷以形成所述源极/漏极(S/D)凹进腔。根据本发明所述的方法，其中，所述湿蚀刻工艺包括使用包括TMAH的蚀刻溶液。根据本发明所述的方法，其中，所述湿蚀刻工艺包括使用包括KOH的蚀刻溶液。根据本发明所述的方法，其中，在约1150至1250°C的温度下进行所述热处理。根据本发明所述的方法，其中，在从约2ms至约15ms范围的时间段内进行所述热处理。根据本发明所述的方法，其中，使用快速热退火、表面退火、或者激光退火来进行所述热处理。根据本发明所述的方法，其中，使用湿蚀刻工艺将所述基板凹陷以形成所述沟道凹进腔。根据本发明所述的方法，其中，所述湿蚀刻工艺包括使用含TMAH的蚀刻溶液。根据本发明所述的方法，其中，所述湿蚀刻工艺包括使用含KOH的蚀刻溶液。根据本发明所述的方法，其中，使用干蚀刻工艺将所述基板凹陷以形成所述沟道凹进腔。根据本发明所述的方法，其中，使用C12、NF3以及SF6作为蚀刻气体在约40至60°C 的温度下进行所述干蚀刻工艺。
当利用附图进行阅读时，根据以下详细描述更好地理解本发明。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部分并且仅仅用于说明的目的。实际上，为了清楚的讨论，可以任意增加或减少各种部分的尺寸。图1为示出用于根据本发明的多种方面制作包括应变源极/漏极结构的ρ型场效应晶体管的方法的流程图；以及图2至图8B示出了根据本发明的多种方面在制作的多个阶段处的ρ型场效应晶体管的应变源极/漏极结构的示意性剖面图。
具体实施例方式应该理解，以下公开为了实现本发明的不同特征提供了多个不同实施例，或者实例。下文中描述了组件和配置的具体实例以简化本发明。当然，仅为实例并且不是为了限制。例如，在以下描述中的在第二部件的上方或者在第二部件上形成第一部件可以包括直接接触形成第一部件和第二部件的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件的实施例以使第一部件和第二部件可以不直接接触。而且，本发明可以在多个实例中重复参照数字和/或字母。该重复是为了简单和清楚并且实际上不是指定在讨论的各种实施例和/或配置之间的关系。为了简单和清楚，可以按不同比例任意绘制各种部件。另外，本发明基于“后栅极”金属栅极结构提供了实例。然而，本领域的技术人员可以承认其他结构的适用性和/或其他材料的使用。图1为示出用于根据本发明的多种方面制作包括应变源极/漏极结构的ρ型场效应晶体管200的方法100。图2至图8B示出了根据本发明的多种方面在制作的多个阶段处的P型场效应晶体管200的应变源极/漏极结构的示意性剖面图。图1的方法没有制作完整的P型场效应晶体管。因此，应该理解，可以在图1的方法100以前、期间、以及以后提供附加工艺，并且本文仅简短地描述了某些其他工艺。此外，为了更好地理解本发明的多个概念，简化了图2至图8B。例如，尽管附图示出了用于ρ型场效应晶体管200的应变源极 /漏极结构，但是应该理解，使用根据本发明的一个或者多个实施例的方法所制作的P型场效应晶体管可以为集成电路(IC)的一部分，该集成电路包括包括η型场效应晶体管、电阻器、电容器、电感器、熔断器等的多个其他装置。参照图1和图2，方法100以步骤102开始，其中，提供了在基板202上方的虚拟栅叠层220。基板202可以包括硅基板。作为选择，基板202可以包括锗化硅、砷化镓、或者其他适当半导体材料。基板202可以进一步包括诸如各种掺杂区域、埋置层、和/或外延层的其他部分。此外，基板202可以为诸如绝缘体上的硅(SOI)或者蓝宝石上的硅的绝缘体上的半导体。在其他实施例中，基板202可以包括掺杂外延层、梯度半导体层、和/或可以进一步包括诸如在锗化硅层上的硅层的覆盖不同类型的另一半导体层的半导体层。在其他实例中，化合物半导体基板202可以包括多层硅结构或者硅基板可以包括多层化合物半导体结构。基板202包括顶面20k。基板202可以进一步包括有源区204和隔离区(未示出)。有源区204可以包括根据如在本领域中已知的设计要求的各种掺杂配置。在本实施例中，可以通过诸如磷或者砷、和/或其组合的η型掺杂物来掺杂有源区204。根据本发明的多个方面将有源区204配置为P型场效应晶体管200。可以在基板202上形成隔离区(未示出)以隔离多个有源区204。隔离区可以利用诸如区域硅氧化隔离(LOCOS)或者浅沟槽隔离(STI)的隔离技术，以限定并且电隔离多个有源区204。在本实施例中，隔离区包括STI。隔离区可以包括氧化硅、氮化硅、氮氧化硅、掺氟化物硅玻璃(FSG)、低介电常数介质材料、其他适当材料、和/或其组合。可以由任何一种适当工艺来形成隔离区，并且在本实施例中，形成STI。作为一实例，STI的形成可以包括通过光刻工艺来图案形成半导体基板202、在基板202中蚀刻沟槽(例如，通过使用干蚀刻、湿蚀刻、和/或等离子蚀刻工艺)，并且利用介质材料(例如，通过使用化学气相沉积 (CVD)工艺)来填充沟槽。在某些实施例中，填充沟槽可以具有诸如利用氮化硅或者氧化硅所填充的热氧化物线形层的多层结构。然后，为了减少在如稍后关于图6所述的通过开口蚀刻工艺所制作的基板顶面 202s上的损害在基板202的上方形成虚拟栅极介质层212。在某些实施例中，虚拟栅极介质层212可以包括氧化硅、氮氧化硅、或者其组合。可以通过热氧化工艺生长虚拟栅极介质层212或者可以通过CVD工艺或者原子层沉积(ALD)工艺来沉积该虚拟栅极介质层212，并且可以具有小于2mm的厚度。可以在虚拟栅极介质层212的上方形成虚拟栅电极层214。在某些实施例中，虚拟栅电极层214可以包括单层或者多层结构。在本实施例中，虚拟栅电极层214可以包括多晶硅。此外，虚拟栅电极层214可以通过均勻或者梯度掺杂来掺杂多晶硅。虚拟栅电极层214可以具有任何一种适当厚度。在本实施例中，虚拟栅电极层214具有在约30nm至约SOnm范围内的厚度。可以通过使用低压化学气相沉积(LPCVD)工艺或者物理气相沉积 (PVD)工艺沉积厚材料层来形成虚拟栅电极层214。图案形成虚拟栅电极层214和虚拟栅极介质层212的厚材料层以生成虚拟栅层叠 220。通过诸如旋转式涂覆的适当工艺在虚拟栅电极层214上形成光敏层(未示出)并且图案形成该光敏层以通过适当光刻图案形成方法在虚拟栅电极层214上形成图案特征。图案特征的宽度在约15nm至45nm的范围内。然后，可以使用干蚀刻工艺将图案特征转印至下层(即，虚拟栅极介质层212和虚拟栅电极层214)以形成虚拟栅叠层220。下文中，可以剥去光敏层。在另一实例中，可以在虚拟栅电极层214的上方形成硬屏蔽层(未示出)以保护虚拟栅电极层214。硬屏蔽层包括氧化硅。作为选择，硬屏蔽层可以任选地包括氮化硅、和 /或氮氧化硅，并且可以使用诸如CVD或者PVD的方法来形成该硬屏蔽层。硬屏蔽层包括从约100至800埃的范围内厚度。在沉积硬屏蔽层以后，使用光敏层(未示出)来图案形成硬屏蔽层。然后，使用反应离子蚀刻(RIE)或者高密度等离子(HDP)工艺通过硬屏蔽层、虚拟栅电极层214、以及栅极介质层212来图案形成虚拟栅叠层220，暴露部分基板202。仍参照图2，p型场效应晶体管200进一步包括形成在基板202的上方上的介质层和虚拟栅叠层220。介质层可以包括氧化硅、氮化硅、氮氧化硅、或者其他适当材料。介质层可以包括单层或者多层结构。可以通过CVD、PVD、ALD、或者其他适当技术来形成介质层。 介质层包括从约5nm至15nm的厚度范围。然后，在介质层上进行各向异性蚀刻以在虚拟栅叠层220的两侧上形成隔离件216对。在图1中的方法100继续步骤104，其中，通过将基板202凹陷以在基板202上形成与虚拟栅叠层220相邻的源极/漏极(S/D)凹进腔302来制作在图3中所示的结构。使用隔离件216对作为硬屏蔽，进行湿蚀刻工艺以将基板202的顶表面20 凹陷，其中未保护并且暴露基板202的顶表面20 以形成S/D凹进腔302。在一实施例中，湿蚀刻工艺包括在包括氢氧化四甲胺(TMAH)的溶液中将基板202凹陷以形成源极/漏极(S/D)凹进腔 302。在另一实施例中，湿蚀刻工艺包括在包括KOH的溶液中将基板202凹陷以形成源极/ 漏极(S/D)凹进腔302。此外，在所提供的实施例中，在硅基板202中的湿蚀刻工艺可以具有比{111}平面族的蚀刻速率更高的{100}和{110}平面族蚀刻速率，导致沿着{111}平面族的刻面平面以形成类金刚石S/D凹进腔302。因此，类金刚石源极/漏极(S/D)凹进腔302在基板202 的顶面202s以下。此外，类金刚石S/D凹进腔302具有底面302b和侧壁3(^a、302c、302d、 30加。侧壁3(^a、302c、302d、3(^e相对于基板表面20 形成角度。在一实施例中，类金刚石S/D凹进腔302的侧壁30 包括在虚拟栅叠层220以下向下并且向内延伸的部分302f。 在某些实施例中，在基板202的顶面20 和S/D凹进腔302的底面302b之间的高度H1在约30至60nm的范围内。在图1中的方法100继续步骤106，其中，通过在S/D凹进腔302中选择生长应变材料304来制作在图4中的结构。在本实施例中，可以进行预先清洗工艺以利用HF或者其他适当溶液来清洗S/D凹进腔302。并且然后，通过在S/D凹进腔302中低压化学气相沉积 (LPCVD)工艺来选择生长诸如锗化硅(SiGe)的应变材料304以形成ρ型场效应晶体管200 的S/D区域。使用SiH2Cl2、SiH4、GeH4、HCl、4H6、&& H2作为反应气体在约400至800°C的温度下并且在约1至200Torr的大气压下进行待形成掺硼应变材料304的LPCVD工艺。在一实施例中，应变材料304的选择生长继续直到该材料304在基板202的表面20 的上方延伸。在另一实施例中，停止应变材料304的选择生长同时应变材料304没有在基板202 的表面20 的上方延伸。由于应变材料304的晶格常数与基板202不同，所以拉紧或者加压基板202的沟道区域以增加ρ型场效应晶体管200的载流子迁移率并且增强晶体管的性能。在图1中的方法100继续步骤108，其中，通过进行热处理308以形成一致围绕S/ D凹进腔302的源极/漏极(S/D)外延306来制作在图5中的结构。热处理308可以逐出在掺硼应变材料304的边缘处的硼进入有源区204以形成S/D外延306。在本实施例中，使用快速热退火、表面退火、或者激光退火来进行待形成S/D外延306的热处理308。在一实施例中，在从约2ms至约15ms的范围的时间周期的时间段内在约1150至1250°C的温度下进行热处理308。因此，S/D外延306包括沿着S/D凹进腔302的底面302b和侧壁30加、 302c,302d,302e 的多个部分 306a、306b、306c、306d、306e。因此，S/D 外延 306 基本一致地围绕S/D凹进腔302的底面302b和侧壁3(^a、302c、302d、以及30加。为了简单和清楚，下文中，还将S/D凹进腔302和S/D外延306称作应变S/D结构310。在本实施例中，在虚拟栅叠层220、隔离件216对、以及应变材料304的上方沉积在图6中的层间介质(ILD)层218。ILD层218可以包括介质材料。介质材料可以包括氧化硅、磷硅酸玻璃(PSG)、旋涂式玻璃(SOG)、氟化硅玻璃(FSG)、掺碳氧化硅(例如，SiCOH)、 和/或其组合。应该理解，ILD层218可以包括一种或者多种介质材料和/或一层或者多层介质材料。在某些实施例中，可以通过CVD、高密度等离子(HDP)CVD、亚大气CVD(SACVD)、 旋涂式、溅射、或者其他适当方法在虚拟栅叠层220、间隔块216对、以及应变材料304的上方以适当厚度沉积ILD层218。在本实施例中，ILD层218包括约3000至4500 A的厚度。然后，使用化学机械抛光(CMP)工艺平面化ILD层218直到暴露或者到达虚拟栅叠层220的顶面。CMP工艺可以具有高选择性以为虚拟栅叠层220、间隔块216对、以及ILD 层218提供充分平坦表面。作为选择，可以进行CMP工艺以暴露硬屏蔽层并且然后可以施加诸如湿蚀刻浸泡的蚀刻工艺以去除硬屏蔽层从而暴露虚拟栅叠层220的顶面。在后栅极工艺中，去除暴露的虚拟栅叠层220以使可以代替虚拟栅叠层220形成生成的金属栅叠层320(在图8A和图8B中所示)。在图1中的方法100继续步骤110，其中，通过去除虚拟栅叠层220形成开口 230以暴露在虚拟栅叠层220以下的基板202来制作在图6中的结构。具体地，在CMP工艺以后，进行栅替换工艺。可以通过任何一种适当工艺来去除虚拟栅叠层220以形成通过包括隔离件216对和ILD层218的介质所围绕的开口 230。使用隔离件216对作为硬屏蔽，可以使用湿蚀刻和/或干蚀刻工艺来去除虚拟栅叠层220。在实
7施例中，用于虚拟多晶硅栅电极层214的湿蚀刻工艺包括接触含氢氧化物的溶液(例如， 氢氧化铵)、去离子水、和/或其他适当蚀刻剂溶液。并且然后，用于虚拟栅氧化层212的另一湿蚀刻工艺包括接触含HF的溶液。在图1中的方法100继续步骤112，其中，通过将在开口 230中所暴露的基板202 凹陷以形成远离S/D凹进腔302隔离的沟道凹进腔232来制作在图7A和图7B中的结构。 在本实施例中，使用S/D外延306的部分306d、306e作为蚀刻终止层，可以远离S/D凹进腔 302来隔离沟道凹进腔232。此外，仍使用隔离件216对作为硬屏蔽，用于将基板202凹陷以形成包括在位于隔离件216对之间的基板顶面20 中的凹部的沟道凹进腔232的几个选择处理是可用的。例如，在一实施例中，使用非偏置干蚀刻工艺来进行将在开口 230正下方的基板 202凹陷以形成沟道凹进腔232的步骤，导致具有弧形底部232c的沟道凹进腔232 (在图 7A中所示的)。使用C12、NF3以及SF6作为蚀刻气体在约40至60°C的温度下进行非偏置干蚀刻的步骤。在某些实施例中，在基板202的顶面20 和沟道凹进腔232的底面23 之间的高度H2在约2至12nm的范围内。在进一步选择的实施例中，使用湿蚀刻进行工艺进行将在开口 230的正下方的基板202凹陷以形成沟道凹进腔232的步骤，导致具有底部232b和锥形侧壁23 (在图7B 中所示的)沟道凹进腔232。在一实施例中，湿蚀刻工艺包括在包括TMAH的溶液中将在开口 230正下方的基板202凹陷以形成沟道凹进腔232。在另一实施例中，湿蚀刻工艺包括在包括KOH的溶液中将在开口 230的正下方的基板202凹陷以形成沟道凹进腔232。在某些实施例中，在基板202的顶面20 和沟道凹进腔232的底面232b之间的高度H3在约2至 12nm的范围内。在图1中的方法100继续步骤114，其中，通过形成栅叠层320来制作在图8A和图8B中的结构，其中该栅叠层具有位于沟道凹进腔232中的底部320a和在沟道凹进腔232 的外部延伸，即，超过基板202的顶面20 向上延伸的顶部320b。在本实施例中，栅叠层 320包括栅极介质层312和在栅极介质层312的上方的金属栅电极层314。此外，S/D凹进腔302包括在栅叠层320以下延伸的部分302f，S卩，当在基板202的厚度方向上观看时，部分302f相对于基板202的厚度方向横向延伸至直接在栅叠层320以下的位置。换句话说， 当在基板202的厚度方向上观看时，部分302f和栅叠层320重叠。在本实施例中，在基板202的上方形成栅极介质层312以部分填充开口 230和沟道凹进腔232。在某些实施例中，栅极介质层312可以包括氧化硅、高介电常数介质材料或者其组成。将高介电常数材料限定为具有大于SiO2的介电常数的介质材料。高介电常数介质层包括金属氧化物。从由 Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、 Gd、Tb、Dy、Ho、Er、Tm、Yb, Lu的氧化物以及其混合物组成的组中选择金属氧化物。可以通过热氧化处理、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺来生长栅极介质层312，并且可以具有小于2nm的厚度。栅极介质层312可以进一步包括界面层(未示出)以最小化在栅极介质层312和基板202之间的应力。界面层可以由通过热氧化处理所生长的氧化硅或者氮氧化硅形成。 例如，可以通过快速热氧化(RTO)处理或者在包括氧的退火工艺中来生长界面层。然后，可以形成金属栅电极层314以填充在开口 230和沟道凹进腔232中。可以通过CVD、PVD、或者其他适当技术来形成金属栅电极层314。金属栅电极层314可以包括任何一种适当金属材料，该金属栅电极层包括功函数金属层、信号金属层、线形层、界面层、 种子层、粘合层、势垒层等。在本实施例中，金属栅电极层314可以包括诸如TiN、WN、TaN, 或者Ru金属的适当P功函数金属，在ρ型场效应晶体管200中适当进行P功函数金属。金属栅电极层314可以进一步包括包括选自Al、Cu、以及W的组的材料的适当信号金属层。 进行另一 CMP去除在开口 230的外部的金属栅电极层314以形成栅叠层320。因此，当到达 ILD层218时，可以停止CMP工艺，并且因此提供充分平坦平面。为了简单和清楚，下文中，还将金属栅电极层314和栅极介质层312称作栅叠层 320 (在图8A和图8B中所示)。栅叠层320包括位于沟道凹进腔232中的底部320a和在沟道凹进腔232外部延伸的顶部320b。因此，在某些实施例中制作ρ型场效应晶体管200 的方法可以制作包括在栅叠层320以下延伸的部分302f的S/D凹进腔302，从而，将给定量应力传递到P 型场效应晶体管200的沟道区域以提高载流子迁移率并且提升装置性能和输出。在某些实施例中，ρ型场效应晶体管200可以进一步经受CMOS工艺以形成诸如接触/通孔、互联金属层、介质层、钝化层等的多种特征，在这种实施例中，改良源极/漏极(S/ D)结构还将给定量的应力提供到晶体管的沟道区域中，从而提高装置性能。虽然已经描述了典型实施例，但应该理解，本发明不仅限于具体公开的实施例。相反，本发明预期涵盖多种修改和类似配置(如在本领域中的技术人员已知的)。因此，所附权利要求的范围应该符合更宽的合理理解以包括所有这些修改和类似配置。
权利要求
1. 一种Ρ型场效应晶体管，包括 基板，具有顶面；成对隔离件，在所述基板顶面的上方；沟道凹进腔，包括在所述成对隔离件之间的所述基板顶面中的凹部； 栅叠层，具有位于所述沟道凹进腔中的底部和在所述沟道凹进腔外部延伸的顶部； 源极/漏极(S/D)凹进腔，包括在所述基板顶面以下的底面和侧壁，其中，所述S/D凹进腔包括在所述栅叠层以下延伸的部分； 应力材料，填充所述S/D凹进腔；以及源极/漏极(S/D)外延，基本一致地围绕所述S/D凹进腔的所述底面和侧壁，其中，所述S/D外延包括设置在所述栅叠层和所述S/D凹进腔之间并且进一步在所述栅叠层以下延伸的部分。
2.根据权利要求1所述的ρ型场效应晶体管，其中，所述沟道凹进腔具有底部和锥形侧壁。
3.根据权利要求1所述的ρ型场效应晶体管，其中，所述沟道凹进腔具有弧形底部。
4.根据权利要求1所述的ρ型场效应晶体管，其中，所述基板的所述顶面和所述沟道凹进腔的底面之间的高度在约2至12nm的范围内。
5.根据权利要求1所述的ρ型场效应晶体管，其中，所述基板的所述顶面和所述S/D凹进腔的所述底面之间的高度在约30至60nm的范围内。
6.根据权利要求1所述的ρ型场效应晶体管，其中，所述应力材料在所述基板的所述顶面上延伸。
7.根据权利要求1所述的ρ型场效应晶体管，其中，所述应力材料不在所述基板的所述顶面上延伸。
8.根据权利要求1所述的ρ型场效应晶体管，其中，所述应力材料包括SiGe。
9.一种用于制作ρ型场效应晶体管的方法，所述方法包括 将虚拟栅叠层设置在基板的上方；将所述基板凹陷以在所述基板中形成源极/漏极(S/D)凹进腔并且与所述虚拟栅叠层相邻；在所述S/D凹进腔中选择生长应力材料；进行热处理以形成一致围绕所述S/D凹进腔的源极/漏极(S/D)外延； 去除所述虚拟栅叠层以形成暴露所述虚拟栅叠层下方的所述基板的开口； 将在所述开口中暴露的所述基板凹陷以形成与所述S/D凹进腔隔离的沟道凹进腔；以及在所述开口中形成栅叠层，所述栅叠层具有位于所述沟道凹进腔中的底部和在所述沟道凹进腔外部延伸的顶部。
10.根据权利要求9所述的方法，其中，使用湿蚀刻工艺将基板凹陷以形成所述源极/ 漏极(S/D)凹进腔。
全文摘要
在p型场效应晶体管中，在基板的顶面的上方形成成对隔离件。沟道凹进腔包括在成对隔离件之间的基板顶面上中的凹部。栅叠层具有位于沟道凹进腔中的底部和在沟道凹进腔的外部延伸的顶部。源极/漏极(S/D)凹进腔具有在基板顶面以下的底表面和侧壁。(S/D)凹进腔具有在栅叠层以下延伸的部分。应力材料填充S/D凹进腔。
文档编号H01L29/06GK102456740SQ20111031790
公开日2012年5月16日 申请日期2011年10月18日 优先权日2010年10月19日
发明者冯家馨, 吕伟元, 郑振辉, 黄立平 申请人:台湾积体电路制造股份有限公司