专利名称：应变硅通道半导体结构及其制作方法
技术领域：
本发明涉及一种应变硅通道半导体结构及其制作方法，特别是涉及一种具有较佳载流子迁移率的应变硅通道半导体结构及其制作方法。
背景技术：
随着现今半导体元件朝向微型化的尺寸发展，晶体管中栅极、源极、漏极的尺寸也随着特征尺寸的减小而跟着不断地缩小。但由于材料先天物理性质的限制，栅极、源极、漏极的尺寸减小会造成晶体管元件中决定电流大小的载流子量减少，进而影响晶体管的效能。因此，提升载流子迁移率以增加晶体管的速度已成为目前半导体技术领域中的一大课题。为了增加载流子迁移率，目前现有的技术手段之一为形成应变硅通道。应变硅通道技术可在不改变栅极宽度的情况下增加电子团和空穴团的迁移率，进而改进其晶体管的运作速度。此作法不须增加电路制造或设计的复杂度即可改善半导体元件的效能，故为业界广为采用。在目前实作中，形成应变娃通道的方法之一即为使用选择性外延成长(selectiveepitaxial growth, SEG)技术于一基底形成一晶格排列与基底相同的外延层来作为应力源。该些外延材会具有与硅基底不同的晶格常数，故会对邻近硅通道的晶格造成应力，进而产生应变硅通道，达成迁移率提升的效果。举例言之，对以空穴(h+)作为通道载流子的PMOS晶体管而言，其硅基底上的源极/漏极区域可以形成一硅锗(SiGe)外延层。由于硅锗外延的晶格常数本质上比硅还大，故该硅锗外延层会对邻近通道的晶格造成应力，进而形成一压缩性的应变通道(compressivestrained channel)。该压缩性应变通道的能带结构有利于空穴的迁移,故可增加PMOS元件作动的速度。同样地，对以电子(e_)作为载流子的NMOS晶体管而言，其硅基底上的源极/漏极区域可以形成一碳化硅(SiC)外延层。由于碳化硅外延的晶格常数本质上比硅还小，故该碳化硅外延层会对邻近通道的晶格造成应力，进而形成一伸张性的应变通道(tensilestrained channel)。该伸张性应变通道的能带结构有利于电子的迁移,故可增加NMOS元件作动的速度。现在请参照图1，其为先前技术中一使用应变硅通道技术的CMOS晶体管结构的截面示意图。如图所示，一般的CMOS晶体管结构100中会具有一 PMOS区域102与一 NMOS区域104，其间以一浅沟槽隔离结构(STI) 105来分隔。该PMOS区域102与NMOS区域104中除了会具有一般现有的栅极106、源极/漏极区域(未示出)、间隙壁108等结构外，其源极/漏极区域中还会另外形成有凹槽110，以供对应的应力材(如SiGe或SiC)填入形成外延层112。形成在凹槽110中的外延层112会对PMOS区域102与NMOS区域104中源极/漏极间的硅通道区域114分别施加不同态样的应力，因而形成应变硅通道，达成迁移率提升的效果。
目前业界仍在致力于研究如何去提升半导体元件中的载流子迁移率以及其电性表现，以因应未来半导体元件尺寸越来越小的趋势。对此，就现有以应变硅通道为基础的半导体技术而言，如何改良其结构以进一步提升其电性表现是为相关领域的技术人士今后研究的重要课题。
发明内容
为了进一步提升应变硅通道半导体结构的效能表现，本发明提出了一种改良的应变硅通道半导体结构及其制作方法，以此方法所制作出的应变硅通道半导体结构由于其作为应力源的外延层较接近硅通道区域之故，其会具有较佳的载流子迁移率本发明的目的之一在于提供一种应变硅通道半导体结构，该应变硅通道半导体结构包含一具有一上表面的基底、一设于该上表面的栅极结构、至少一形成于该栅极结构侧边基底中的凹槽，其中该凹槽具有至少一侧壁，该侧壁更具有一上侧壁面与一下侧壁面向该栅极结构方向凹入且该上侧壁面与水平面呈一介于54.5° 90°之间的夹角、以及一外延层填满该凹槽作为应力源。本发明的另一目的在于一种制作应变硅通道半导体结构的方法，其步骤包含提供一基底、在该基底上形成至少一栅极结构、进行一蚀刻制作工艺以于该栅极结构侧边的该基底中形成至少一凹槽、进行一温度介于700°c 1000°C的预烤制作工艺、以及进行一外延成长制作工艺以于该凹槽内形成外延层作为应力源。无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。
本说明书含有附图并于文中构成了本说明书的一部分，俾使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中:图1为现有技术中一使用应变娃通道技术的CMOS晶体管结构的截面不意图；图2至图8为根据本发明较佳实施例一应变硅半导体结构的制作方法的流程示意图；图9为根据本发明方法未经过预烤处理的应变硅通道凹槽结构的部分截面放大示意图；图10为根据本发明方法经过预烤处理的应变硅通道凹槽结构的部分截面放大示意图。需注意本说明书中的所有图示皆为图例性质。为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。图中相同的参考符号一般而言会用来标示修改后或不同实施例中对应或类似的特征。主要元件符号说明10 基底IOa 通道区域12 栅极结构
14栅极导电层16栅极介电层18间隙壁20牺牲材料层20a部分20b部分22牺牲间隙壁24凹槽24a凹面26凹槽26a锐角( 而点)26b上壁面26c下壁面28凹槽 28a端点28b上壁面28c下壁面30外延层30a上表面32a源极32b漏极100CMOS晶体管结构102PMOS 区域104NMOS 区域106浅沟槽隔离结构108间隙壁110凹槽112外延层114通道区域
具体实施例方式图2至图8为根据本发明一较佳实施例所绘示应变硅半导体结构的制作方法的流程示意图，文中将依序参照该些图示来说明本发明应变硅半导体结构的制作流程。为了方便说明之故，各图示中定义了一与基底10面平行的水平方向H以及一与基底10面垂直的垂直方向V。首先，请参照图2，方法中会提供一基底10，该基底10可为一半导体基底，其包含但不限定于一硅晶片或是一绝缘材上覆硅(SOI)等基底。基底10上设置有多个栅极结构
12。每一栅极结构12包含了一栅极导电层14、一设置在基底10表面和栅极导电层14之间的栅极介电层16、一设置在栅极导电层14周围侧壁上的间隙壁(spacer) 18，该间隙壁18与栅极导电层14及基底10之间可选择性的形成一衬垫层(liner)。在本实施例中，栅极介电层16可由二氧化硅材质或高介电常数(high-k)介电层构成，间隙壁18可由硅氧层或氮化硅层等单一材料层或复合材料层所构成，而栅极导电层14则可以掺杂过的多晶硅、金属硅化物或是金属等导体所构成。为简明及避免模糊本发明重点之故，下文中将不再对上述已现有的栅极结构12各部件作进一步详细的结构性或功能性描述。在本发明其他的实施例中，栅极结构12也可整合于前栅极(gate-first)制作工艺或后(gate-last)栅极制作工艺，其中后栅极制作工艺更可为一前置高介电常数介电层的后栅极制作工艺或一后置高介电常数介电层的后栅极制作工艺。此些常用晶体管制作工艺的步骤不再此赘述。如图2所示，栅极结构12形成后，一牺牲材料层20会顺着基底10面的起伏毯覆沉积在基底10与栅极结构12上。牺牲材料层20直接沉积在基底10面上的部分20a可能相对较薄，而沉积在间隙壁18面上的部分20b可能相对较厚。如此牺牲材料层20后续经过特定处理后，其可形成吾人所欲的图形以作为蚀刻掩模之用，此节将于后述实施例中将有细节说明。接着请参照图3，在牺牲材料层20形成后，方法中会对整个基底10进行一第一干蚀刻制作工艺。此干蚀刻制作工艺会将前述直接覆盖在基底10表面的牺牲材料层部位20a去除，而覆盖在间隙壁18表面的牺牲材料层20部位20b会被蚀刻至剩下一薄层(后文中称之为牺牲间隙壁22)。该残留的牺牲间隙壁22将在后续的蚀刻制作工艺中扮演蚀刻掩模的角色。接着请参照图4，在形成上述牺牲间隙壁22后，之后流程中将再以牺牲间隙壁22为蚀刻掩模，对整个基底10进行一第一蚀刻制作工艺。该第一蚀刻制作工艺可包含一第一干蚀刻制作工艺与一第一湿蚀刻制作工艺，其中第一干蚀刻制作工艺主要向下蚀刻，而该第一湿蚀刻制作工艺则包含了向下蚀刻与侧向蚀刻。该第一干蚀刻制作工艺是使用以六氟化硫为主(SF6-base)的蚀刻剂或是以三氟化氮为主(NF3_base)的蚀刻剂，其对于基底10的材质具有蚀刻选择性，故会在基底10中蚀刻出凹槽24结构。再者，在上述第一湿蚀刻过程中，蚀刻剂会同时向基底10的水平方向H和垂直方向V蚀刻，且其于水平方向H的蚀刻速率较的垂直方向V为快，故会在基底10中形成往栅极方向凹入的凹面24a特征。接着请参照图5，在形成上述第一干蚀刻凹槽24后，流程中会再进行一道第二湿蚀刻制作工艺。该第二湿蚀刻制作工艺是使用以氨水(NH4OH)为主的蚀刻剂或是以氢氧化四甲基铵(TMAH)为主的蚀刻剂，其对于基底10的材质具有蚀刻选择性，故会继续对前述所形成的第一干蚀刻凹槽24的壁面作进一步的蚀刻。再者，由于该些蚀刻剂会沿着硅基底10的结晶面(110)和(111)进行蚀刻，故第一干蚀刻凹槽24受此第二湿蚀刻制作工艺后会转变成具有特定蚀刻特征面(图中以上侧壁面26b及下侧壁面26c来表示)的钻石形凹槽26,此钻石形凹槽26的侧壁上会具有由蚀刻特征面所交会出的锐角(或端点)26a。接着请参照图6，在完成前述钻石形凹槽26的制作后，本实施例即对整个基底10进行一预烤制作工艺(pre-bake),该预烤制作工艺会造成钻石形凹槽26侧壁的原子重新扩散排列，进而使原本凹槽26侧壁的锐角26a钝化，亦即使锐角26a的角度变大，进而使凹槽26的形状从原先的钻石形变成如图所示具有较和缓壁面29的类钻石形凹槽28。在本发明的一较佳实施例中，该预烤制作工艺的参数设定在温度介于700°C 1000°C之间、压力为10托耳(torr)以下至数百托耳的含H2环境中，其施作时间可能介于数秒到数分钟不等。上述类钻石形凹槽28的细部结构将于后述实施例中有进一步详细的描述。在流程的最后，请参照图7，方法中会采用一选择性外延制作工艺(SEG)在前述的类钻石形凹槽28中长出外延层30。外延层30作为应变硅通道的应力源，其上表面30a最好高于基底10面，以增强其应力效果。在本实施例中，外延层30的材质可为硅锗(SiGeJiPMOS晶体管而言)或碳化硅(SiC，对NMOS晶体管而言)，其会对邻近的硅通道区域IOa造成应力，进而达成提升载流子迁移率的效果。须注意本步骤的外延制作工艺可与先前的预烤制作工艺在同一外延腔体中进行，其通过该外延腔体加热达成预烤动作后即可接续进行外延的成长。在本发明进一步的实施例中，如图8所示，其可选择性地再对前述形成的外延层30进行一离子植入制作工艺，该植入制作工艺是利用光致抗蚀剂(未图示)以及栅极结构12作为注入掩模，将N型掺质(如磷、砷或锑)、P型掺质(如硼、二氟化硼)并混合其他共同掺质(如碳、氮、氟、锗、硅)分别植入相对应的NMOS或PMOS的外延层30中，以在栅极结构12侧边的外延层30中定义出源极/漏极区域32a/32b，完成晶体管整体架构。须注意在本发明其他实施例中，该形成源极/漏极区域的步骤也可在蚀刻凹槽之前或是伴随外延层的选择性外延制作工艺(SEG) —起进行，端视其所要制作工艺所需而定。而在又一其他的实施例中，在进行上述离子植入制作工艺定义源极/漏极区域32a/32b前，栅极结构12上可选择性地形成其他额外的间隙壁(未图示)，以定义所要形成的源极/漏极区域32a/32b的大小。此外，先前步骤中所形成的牺牲间隙壁22也可通过一额外的蚀刻制作工艺来加以拔除。根据不同的实施例，此牺牲间隙壁22也可保留下来作为间隙壁之用。现在请同时参照图9与图10，其分别为根据本发明实施例方法中未经过预烤处理与经过预烤处理所形成的应变硅通道凹槽结构的部分截面放大示意图。如图9所示，未经过预烤处理的凹槽26由于其形成时蚀刻剂沿着硅基底10特定晶向蚀刻之故，其截面会呈现出完美的钻石形状。更具体言之，凹槽26由至少一侧壁及一底面27所构成。在本发明中由于侧向蚀刻之故，该侧壁位于栅极结构12的间隙壁18下方，其中上侧壁面26b会与间隙壁18下方的基底10面交会(如图中A点所示)，而下侧壁面26c与底面27的交会端(如图中B点所示)则可能位于或不位于间隙壁18的下方。在实施例中，该每一侧壁更具有一上侧壁面26b与一下侧壁面26c (即前述的蚀刻特征面)向栅极结构12方向延伸凹入并在一交会端(或称为端点)26a交会。如图所不,钻石形凹槽26的上侧壁面26b会与基底水平面呈一固定的54.5°夹角Θ1Ι5在本实施例中，上侧壁面26b与基底面的交会点A至栅极导电层14的水平距离定义为Cl1，而端点26a与基底10面的垂直距离则以d2来代表。上述距离Cl1与d2关系到之后生成的外延层所产生的应力对硅通道的影响程度。如以32纳米(nm)栅极线宽的半导体元件实作为例，未经预烤处理的凹槽26结构中会具有约130埃(人)的Cl1距离以及约200 A的d2距离。现在请参照图10，本实施例的凹槽26在经过一高温、低压的预烤处理后其形状会转变成如图中所示凹槽28的类钻石形状，其具有一较和缓壁面(意即上壁面28b下壁面28c夹角较大)向栅极结构12方向凹入并延伸至间隙壁的下方，而更接近硅通道区域10a。在一实作中，样品经过800°C的预烤处理后，其上侧壁面28b与基底水平面所呈的夹角Θ 2变为75°，而上壁面28b与基底面的交会点至栅极导电层14的水平距离D1则缩短为70A,端点28a与基底10面的垂直距离D2则缩短为172A,此凹槽形状的改变约能提升4%的载流子迁移率。上述数据即表示出凹槽在经过预烤处理后其侧壁会更接近硅通道区域(D1与D2变小)，因而使后续形成于凹槽中的外延层能施加给通道区域更多的应力，达成更佳的应变硅通道效果。需注意本发明中最终凹槽的形状会随着不同的预烤制作工艺条件而改变。一般而言，该预烤制作工艺的温度控制在温度介于700°C 1000°C之间、压力为IOtorr以下至数百torr不等的H2环境中，其施作时间可能介于数秒到数分钟不等。而之后所产生的类钻石形凹槽结构其上壁面与水平面的夹角θ2则介于54.5° 90°之间，其中以介于75° 90°之间为佳。在35nm的栅极线宽设计下，该D1小于130 Α,而该D2小于200 Α。本领域的技术人士将可轻易了解到在维持本发明教示的前提下，本发明的元件与方法可加以修改或变形成多种态样。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种应变硅通道半导体结构，包含: 基底，其具有上表面； 栅极结构，其设于该上表面； 至少一凹槽，分别形成于该栅极结构侧边的该基底中，其中该凹槽具有至少一侧壁，该侧壁还具有上侧壁面与下侧壁面向该栅极结构方向凹入且该上侧壁面与水平面呈一介于54.5° 90°之间的夹角；以及 外延层，填满该凹槽。
2.如权利要求1所述的应变硅通道半导体结构，其中该栅极结构的周围设有间隙壁，该上侧壁面位于该间隙壁下方。
3.如权利要求1所述的应变硅通道半导体结构，其中该凹槽的截面形状呈类钻石形。
4.如权利要求1所述的应变硅通道半导体结构，其中该夹角介于75° 90°之间。
5.如权利要求1所述的应变硅通道半导体结构，其中该上壁面与下壁面的交会端到该基底上表面的垂直距离小于200A。
6.如权利要求1所述的应变硅通道半导体结构，其中该凹槽上壁面与该基底上表面的交会端到该栅极结构的水平距离小于130A。·
7.如权利要求1所述的应变硅通道半导体结构，其中该外延层的材质为硅锗(SiGe)或碳化硅(SiC)。
8.如权利要求1所述的应变硅通道半导体结构，其中该外延层作为应变硅通道的应力源。
9.一种制作应变硅通道半导体结构的方法，包含有: 提供一基底； 在该基底上形成至少一栅极结构； 进行一蚀刻制作工艺，以于该栅极结构侧边的该基底中形成至少一凹槽； 进行一温度介于700°C 1000°C的预烤制作工艺；以及 进行一外延成长制作工艺以于该凹槽内形成外延层。
10.如权利要求9所述的方法，其中该进行一蚀刻制作工艺的步骤包含进行一第一湿蚀刻制作工艺以同时向该基底的水平方向和垂直方向蚀刻出一第一凹槽。
11.如权利要求9所述的方法，其中该进行一蚀刻制作工艺的步骤包含进行一第一干蚀刻制作工艺，该第一干蚀刻制作工艺是使用以六氟化硫为主(SF6-base)的蚀刻剂或是以三氟化氮为主(NF3_base)的蚀刻剂。
12.如权利要求9所述的方法，还包含在该蚀刻制作工艺之后再进行一第二湿蚀刻制作工艺进一步蚀刻该第一凹槽，以形成一钻石形的第二凹槽。
13.如权利要求12所述的方法，其中该第二湿蚀刻制作工艺是使用以氨水(NH4OH)为主的蚀刻剂或是以氢氧化四甲基铵(TMAH)为主的蚀刻剂。
14.如权利要求12所述的方法，其中该进行预烤制作工艺的步骤是使该钻石形的第二凹槽转变成一类钻石形的凹槽。
15.如权利要求9所述的方法，其中该每一凹槽具有上侧壁面与下侧壁面向该栅极结构方向凹入且该上侧壁面与水平面呈一夹角。
16.如权利要求15所述的方法，其中该进行预烤制作工艺的步骤使该夹角变大。
17.如权利要求9所述的方法，还包含于该栅极结构的两侧分别形成源极与漏极。
18.如权利要求9所述的方·法，其中该外延层作为应变硅通道的应力源。
全文摘要
本发明公开一种应变硅通道半导体结构及其制作方法，其方法包含提供一基底；在该基底上形成至少一栅极结构；进行一蚀刻制作工艺以于该栅极结构侧边的该基底中形成至少一凹槽，该凹槽的侧壁向该栅极结构方向凹入且与水平面呈一夹角；以及进行一预烤制作工艺改变该凹槽的形状，使得该凹槽侧壁与水平面所呈夹角变大。
文档编号H01L21/8238GK103077959SQ201110328839
公开日2013年5月1日 申请日期2011年10月26日 优先权日2011年10月26日
发明者杨建伦, 郭敏郎, 廖晋毅, 简金城, 詹书俨, 吴俊元 申请人:联华电子股份有限公司