专利名称：高密度嵌入式电容器及其制作方法
技术领域：
本发明涉及半导体制造技术领域，更具体地说，涉及一种高密度嵌入式电容器及其制作方法。
背景技术：
随着各种功能电路集成度的迅速提高以及对功能模块和元器件小型化的需要，集成无源技术成为一种取代分立无源器件以达到器件小型化的解决方案。在各种典型电路中，80%的组件为无源器件，它们占去了印刷电路板上的近50 %的面积。在系统级封装(System-1n-Package,简称 SiP,或 System-on-Package,简称 S0P)技术中，可采用集成无源技术将不同的无源器件或者无源模块埋入或集成在基板上，可大大减小基板的面积，成为实现有效系统集成的方法之一。而电容器作为基板上最常见也是分布最多的元器件，使电容器的集成技术成为集成无源技术的关键技术。随着系统级封装技术的发展，电子系统的工作频率越来越高，大量的SMD (surfacemounted devices)电容不仅严重影响了电子系统的小型化,而且越来越不能满足电子系统的高频滤波退耦的要求，因此逐渐发展处嵌入式电容技术。嵌入式电容器因无需由线路引出，较传统的SMD电容器具有更小的寄生电阻和电感，可更广泛的应用于高频高密的电子系统中。在实际应用中，由于电容器固有的寄生电感和电阻，任何一种电容器都难以做到从低频到高频的全频段退耦。一般来说，电容器的容值越大，退耦效果就越好，但是体积也会越大，产生的寄生电感好电阻也越大，对高频的退耦效果就越差；反之，电容器容值越小，体积就越小，寄生电感和电阻就越小，因此可用于高频，但由于容值小，退耦效果就差。因此，若要使电容器对低频和高频的退耦效果都较好，就要制作一种体积小，但容值较大的电容器，这就要求电容器的电容密度要大。现有技术中的三维电容器增加电容密度的方式主要基于金属-绝缘层-金属(MIM)结构及多层堆叠的ΜΠΟΜΙ...M结构，尤其是应用于硅基上的埋入电容，但是这种电容器的电容密度典型值为0.7 0.9nF/cm2，是低值应用的理想选择，但由于其电容密度小这一局限性，很难满足射频下退耦InF IOOnF电容量的要求，即很难满足高频退耦的要求。因此,急需研究出一种电容密度大的电容器,使其能够同时满足低频退耦和高频退耦的要求。
发明内容
本发明实施例提供了一种高密度嵌入式电容器及其制作方法，提高了电容器的电容密度，使该电容器对高频退耦和低频退耦的效果均良好，能够同时满足低频退耦和高频退耦的要求。为实现上述目的，本发明实施例提供了如下技术方案:一种高密度嵌入式电容器制作方法，包括:
提供基底，所述基底包括本体层和位于所述本体层表面上的刻蚀阻挡层；在所述刻蚀阻挡层表面内形成多个沟槽图形；以具有所述沟槽图形的刻蚀阻挡层为掩膜，在所述本体层表面内形成多个沟槽，所述沟槽垂直度良好且具有高深宽比；去除相邻沟槽之间的刻蚀阻挡层材料，以在所述刻蚀阻挡层表面上形成该电容器的掺杂区图形；以具有所述掺杂区图形的刻蚀阻挡层为掩膜，对所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂，得到该电容器的掺杂区，以在所述本体层与所述掺杂区接触区域形成三维PN结；保留紧邻所述掺杂区边缘的部分刻蚀阻挡层材料，去除所述掺杂区两侧或四周的部分刻蚀阻挡层材料，暴露出部分本体层材料，作为该电容器的第一电极区；在所述本体层表面上形成第一金属层，所述第一金属层与所述掺杂区材料及所述第一金属层与所述本体层材料间均形成欧姆接触，所述第一金属层覆盖所述第一电极区以及所述沟槽的底部、侦彳壁以及相邻沟槽间的掺杂区材料；去除部分第一金属层材料，形成该电容器的第一电极和第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，所述第一电极位于所述掺杂区的两侧或四周，所述第二电极位于所述掺杂区表面上，其中，去除的部分第一金属层材料位于紧邻所述掺杂区边缘的部分刻蚀阻挡层表面上。优选的，形成第一电极和第二电极之后还包括，在所述第一电极和第二电极表面上形成第二金属层，以引出所述第一电极和第二电极。优选的，所述沟槽的深宽比在1: 1-10: I之间。优选的，所述沟槽的深度在2 μ m-100 μ m之间。优选的，所述相邻沟槽间的本体层材料的厚度大于所述掺杂区的厚度的2倍，且小于20 μ m。优选的，所述掺杂区的厚度在0.1μπι-3μπι之间。优选的，形成所述掺杂区的方法为，采用高温扩散工艺形成所述掺杂区，该过程具体为，在1000°c -1200°c以内的高温下，进行Imin-1Omin的预扩散，以使扩散源的浓度稳定的保持在预设浓度下，之后保持所述高温及预设浓度，进行连续扩散，包括所述预扩散时间在内的所述高温扩散的总体时间在10min-90min以内。优选的，所述本体层材料为P型硅衬底，所述掺杂区为N型掺杂，所述掺杂区的扩散源为P0C13，所述预设浓度为8X 1020cm-3，所述高温扩散的总体时间为80min。优选的，所述P型硅衬底的电阻率在0.01 Ω.cm-0.5 Ω.cm之间。优选的，所述多个沟槽呈阵列式分布于所述本体层表面内。优选的，所述沟槽的横截面形状为正六边形、圆形或正方形。优选的，所述第一金属层材料为铝，所述第二金属层材料为金。本发明实施例还公开了一种采用上述方法制成的高密度嵌入式电容器，包括:本体层，所述本体层表面内具有多个沟槽，所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料上具有一定掺杂浓度和掺杂厚度的掺杂区，所述本体层与所述掺杂区接触区域为三维PN结区域；
位于所述掺杂区两侧或四周的本体层表面上的第一电极，位于所述掺杂区表面上且覆盖所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料的第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，所述第一电极和第二电极均形成于第一金属层表面内，且二者在同一光刻和刻蚀步骤中形成；紧邻所述掺杂区边缘的本体层表面上的刻蚀阻挡层，所述刻蚀阻挡层将所述第一电极和第二电极隔离，以使所述第一电极和第二电极之间电学绝缘。优选的，所述本体层材料为P型硅衬底，所述掺杂区为N型掺杂，所述P型硅衬底的电阻率在0.01 Ω.cm-0.5 Ω.cm,所述掺杂区的厚度在0.1 μ m_3 μ m之间。与现有技术相比，上述技术方案具有以下优点:本发明实施例提供的高密度嵌入式电容器及其制作方法，摆脱了传统三维电容器的MIMIM1...M多层“三明治”结构的束缚，颠覆了传统电容器平面式的结构，采用三维立体沟槽制作电容器的两个电极间的介质层，即本实施例中的第一电极和第二电极相当于电容器的两个极性相反的极板，本体层与掺杂区接触区域形成的PN结相当于电容器两个极板之间的介质层，由于沟槽结构为三维立体结构，因此介质层的有效面积远远大于MM结构电容器的介质层的有效面积，从而提高了电容器的电容密度。并且，本实施例中的电容器的沟槽的数量、深宽比、分布方式和分布密度可以根据不同电容器的要求相应的变化，从而满足了不同电容器对电容密度的要求。而且，理论上，本实施例中的电容器的电容密度可高达10nF/mm2-15nF/mm2，能够同时满足低频退耦和高频退耦的要求。
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图1-10为本发明实施例公开的高密度嵌入式电容器制作方法的剖面图；图11为本发明实施例公开的高密度嵌入式电容器的俯视图。
具体实施例方式正如背景技术所述，现有技术的ΜΠΟΜΙ...M结构的电容器受平面式结构的限制，电容密度小，很难满足高频退耦的要求。换句话说，现有技术中的电容器的电容密度小，很难同时应用于高频和低频的使用环境下，即很难同时满足低频退耦和高频退耦的要求。基于以上原因，发明人考虑，若要使一种电容器能够同时满足低频退耦和高频退耦的要求，必须要提高电容器的电容密度，要达到这一目的，可以从三维封装角度考虑，将三维立体结构引入电容器结构中，即将电容器由平面式结构改为三维立体结构，由于空间上拓展了一个维度，三维立体结构的电容器的电容密度必然会得到了大大提高，从而可同时满足低频退耦和高频退耦的要求。以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。本发明实施例提供了一种高密度嵌入式电容器制作方法，其各步骤的剖面图如图1-图10所示,该方法包括:步骤1:如图1所示，提供基底，所述基底包括本体层101和位于所述本体层表面上的刻蚀阻挡层102 ；在封装工艺中经常使用到中间层或基板作为对被封装元件的保护、电气连接、机械支撑和热管理的载体，传统的有机材料基板往往会因热膨胀系数不一样而导致的焊点可靠性下降、高功耗元件不能有效散热。本实施例中使用硅衬底作为无源器件衬底以及中间层或基板，其主要优点在于，一方面可使用成本相对较低的硅工艺来制作无源元件的高质量集成面，另一方面由于无源器件与有源器件的基底材料相同了，在二者进行连接时，可采用小节距的内部互连线进行互连，这样因热膨胀造成的失配就会很小或几乎没有，从而使器件的性能达到了最优。因此，以硅作为电容衬底已经越来越多的得到科学家的重视，如NXP就表示现已经能够将所有无源元件集成在一块硅基板上，通过倒装焊技术(Flip-Chip)将有源芯片与该硅基板连接，实现GSM射频前端模块功能。NXP公司利用DRI Etching技术实现的三维电容技术，它实现了大容值电容在硅基板上的埋置。但是该电容的制作过程极为复杂，给具体的制造带来一定的困难。因此，本发明实施例提供了一种简单的制作三维硅基电容器的方法。需要说明的是，本实施例中的基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体基底还可以包括其它的材料，例如外延层或埋氧层的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。本实施例中的本体层101优选为硅衬底，更优选的，本实施例中的硅衬底为低阻的P型或N型硅衬底，所述低阻是指电阻率在0.01 Ω.cm-0.5 Ω.cm之间。本实施例中的电容器是基于PN结的势垒电容理论为基础制作的，主要是在本体层与掺杂区之间形成PN结，本领域技术人员可以理解，本体层101可以为P型也可以为N型，本实施例及以下实施例中仅以P型硅衬底为例，对该电容器的结构和制作方法进行详细说明。本实施例中所述刻蚀阻挡层102的作用是在电容器的制作过程中作为掩膜，以及对器件进行物理保护和电学绝缘，所述刻蚀阻挡层102优选为氧化硅层，具体可采用在高温下进行热氧化的方式形成，该刻蚀阻挡层102的厚度优选为9500 A-10000A。步骤2:如图2所示，在所述刻蚀阻挡层102表面内形成多个沟槽图形104 ；
该过程具体为，先在刻蚀阻挡层102表面上旋涂光刻胶层103，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层102之间形成抗反射层(图中未示出)，以减少不必要的反射；之后采用具有多个沟槽图形的掩膜版对光刻胶层103进行曝光、显影，在所述光刻胶层表面上形成多个沟槽图形，之后以具有多个沟槽图形的光刻胶层103为掩膜，采用湿法腐蚀或干法刻蚀工艺，去除未被光刻胶层103覆盖的刻蚀阻挡层材料，从而在刻蚀阻挡层102表面内形成多个沟槽图形104。该光刻过程的可采用正性光刻胶也可采用负性光刻胶，如AZ5214反转胶，AZ5214为正性光刻胶，但在某些情况下也可用作负性光刻胶，本实施例中只要采用光刻胶做掩膜即可，具体如何操作，不做具体限定，只要能够在光刻胶层表面上得到多个沟槽图案即可。另外，本实施例中也不限定去除刻蚀阻挡层材料的方式，若采用湿法腐蚀工艺去除刻蚀阻挡层材料(SiO2)，所用溶液可以为NH4F(溶液浓度为40% )与HF(溶液浓度为40% )的混合溶液，NH4F溶液与HF溶液按体积比3: I混合后，对刻蚀阻挡层102进行腐蚀，腐蚀时间约为5min，为避免刻蚀阻挡层材料清除不干净，还可进行Imin左右的过刻蚀。步骤3:如图3所示，以具有所述沟槽图形104的刻蚀阻挡层102为掩膜，在所述本体层101表面内形成多个沟槽105，所述沟槽105垂直度良好且具有高深宽比；
·
优选的，所述沟槽的深宽比在1: 1-10: I之间，更优选的，所述沟槽的深宽比为5: 1，在此基础上，优选的，所述沟槽的深度在2um-100um之间，更优选的，所述沟槽的深度在 30um-80um 之间。具体的，可采用具有多个沟槽图形的光刻胶层103和刻蚀阻挡层102为掩膜，采用干法刻蚀或湿法腐蚀工艺，去除未被光刻胶层103和刻蚀阻挡层102覆盖的本体层材料，在所述本体层101表面内形成多个沟槽105。本实施例中优选采用干法刻蚀工艺去除未被光刻胶层103和刻蚀阻挡层102覆盖的本体层材料，刻蚀设备为感应耦合等离子体刻蚀(ICP)设备，采用的等离子气体为SFf^PC2H4的混合气体，可采用刻蚀过程与聚合物淀积过程分别进行且快速切换的方式进行刻蚀，即“Boach”工艺，从而得到高深宽比且垂直度良好的沟槽结构。需要说明的是，该多个沟槽105的横截面形状和深度可以根据电容器对电容密度的要求确定，其横截面形状可以为任意形状，本实施例中优选为规则形状，如正六边形、圆形或正方形等，更优选为正六边形。并且，多个沟槽的排布方式也是任意的，排布越密集，电容密度越大，本实施例中优选为多个沟槽呈阵列式分布于所述本体层表面内，如图11所示。步骤4:参见图3和图4，去除相邻沟槽105之间的刻蚀阻挡层材料(如图3中的标号106所示)，以在所述刻蚀阻挡层表面上形成该电容器的掺杂区图形；具体的，参见图3，先采用化学清洗工艺去除光刻胶层103，之后在具有多个沟槽图形的刻蚀阻挡层102表面上旋涂光刻胶(图中未示出)，之后采用具有掺杂区图形的掩膜板对光刻胶层进行曝光、显影，在所述光刻胶层表面上形成掺杂区图形，之后以具有掺杂区图形的光刻胶层为掩膜，采用湿法腐蚀去除未被光刻胶层覆盖的刻蚀阻挡层材料，即去除相邻沟槽105之间的刻蚀阻挡层材料106，以在所述刻蚀阻挡层表面上形成该电容器的掺杂区图形，即在本体层表面内形成掺杂区域，也就是电容器的有效PN结区域，掺杂区的厚度也就是PN结的结深，之后，采用化学清洗工艺去除光刻胶层，具体可采用丙酮、去胶溶液等去除光刻胶层。该过程中的湿法腐蚀工艺和采用的腐蚀液体可与以上步骤中相同，也可不同，只要保证在腐蚀过程中对本体层的伤害尽量小即可。步骤5:如图4所示，以具有所述掺杂区图形的刻蚀阻挡层为掩膜，对所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂，得到该电容器的掺杂区107，以在所述本体层与所述掺杂区接触区域形成三维PN结；具体的，本实施例中可采用高温扩散工艺形成所述掺杂区107，该过程具体为，在IOOO0C -1200°C以内的高温下，进行Imin-1Omin的预扩散，以使扩散源的浓度稳定的保持在预设浓度下，之后保持所述高温及预设浓度，进行连续扩散，包括所述预扩散时间在内的所述高温扩散的总体时间在10min-90min以内。本领域技术人员可以理解，所述本体层和所述掺杂区的杂质类型不同，即可形成PN结，本实施例中以本体层材料为P型低阻硅衬底，掺杂区为N型掺杂为例，所述掺杂区的扩散源为POCl3，所述预设浓度为8 X 102°cm_3，所述高温扩散的总体时间优选为80min。经过上述高温扩散工艺后，得到该电容器的掺杂区107。需要说明的是，电容器的容值和电容密度与所述掺杂区的厚度是直接相关的，掺杂区的厚度越小，电容密度越大，厚度越大，电容密度越小，但是掺杂区的厚度越小，被击穿的风险也越大，因此，本实施例中该掺杂区107的厚度在0.1 μ m-3 μ m之间进行选择，优选为在0.5 μ m-1.5 μ m之间，掺杂区的厚度更优选为I μ m，但具体为何值，可根据电容密度的要求进行确定，本实施例中对此不做过多限定。本领域技术人员可以理解，为了避免相邻沟槽侧壁的掺杂粒子相互接触而导致的相邻沟槽间的短路现象，所述相邻沟槽间的本体层材料的厚度必然要大于所述掺杂区的厚度的2倍，本实施例中相邻沟槽间的本体层材料的厚度小于20 μ m，若所述掺杂区的厚度为I μ m,则相邻沟槽间的本体层材料的厚度就大于2 μ m，且小于20 μ m。步骤6:如图5所示，保留紧邻所述掺杂区边缘的部分刻蚀阻挡层材料，去除所述掺杂区两侧或四周的部分刻蚀阻挡层材料，暴露出部分本体层材料，作为该电容器的第一电极区Iio ；该过程具体为，采用光刻工艺在所述刻蚀阻挡层102和掺杂区107表面上形成具有第一电极区图形的光刻胶层108，该光刻胶层108覆盖了紧邻所述掺杂区边缘的部分刻蚀阻挡层材料(如图5中标号109所示区域)，之后采用湿法腐蚀工艺去除未被光刻胶层108覆盖的刻蚀阻挡层材料，暴露出部分本体层材料，得到该电容器的第一电极区110，之后去除光刻胶层108。第一电极区110可以仅位于掺杂区的两侧，也可以位于掺杂区的四周。该光刻过程采用的光刻胶可为AZ5214光刻胶，也可为S9920光刻胶，湿法腐蚀方式和腐蚀液体也可与以上步骤中的湿法腐蚀过程相同。步骤7:参见图6，在所述本体层表面上形成第一金属层111，所述第一金属层111与所述掺杂区107材料及所述第一金属层与111所述本体层101材料间均形成欧姆接触，所述第一金属层111覆盖所述第一电极区110以及所述沟槽105的底部、侧壁以及相邻沟槽间的掺杂区材料；本实施例中的第一金属层的作用是与掺杂区和第一电极区形成欧姆接触，因此只要是导电的金属材料即可，本实施例中第一金属层材料优选为铝，可采用磁控溅射或蒸镀等方式形成第一金属层111，其厚度约为I μ In。由于沟槽的深宽比较大，因此，沟槽侧壁和底部部分区域的金属铝层较薄，但必须保证各区域的欧姆接触良好。步骤8:如图7所示，去除部分第一金属层材料，形成该电容器的第一电极112和第二电极113，所述第一电极112和第二电极113的极性相反，且二者之间电学绝缘，所述第一电极112位于所述掺杂区两侧或四周，所述第二电极113位于所述掺杂区表面上，其中，去除的部分第一金属层材料位于紧邻所述掺杂区边缘的部分刻蚀阻挡层表面上。该过程具体为，采用光刻工艺在所述第一金属层111表面上形成绝缘区图形(图中未示出)，之后采用湿法腐蚀工艺去除未被光刻胶层覆盖的部分第一金属层材料，得到绝缘区114，从而形成第一电极112和第二电极113，第一电极112和第二电极113之间被绝缘区114隔离开，从而实现二者的电学绝缘。本实施例光刻过程可采用正性光刻胶S9920光刻胶，由于第一金属层111为铝层，因此可采用H3PO4 (溶液浓度85% )、ΗΝ03(溶液浓度65% ) XH3COOH (溶液浓度100% ) ,H2O及NH4F (溶液浓度40% )的混合溶液，在常温下对铝层进行刻蚀，该混合溶液中各溶液依照上述顺序按体积比76: 3: 15: 5: 0.01进行混合，湿法腐蚀时间约为10min-15min。另外，如图8-图10所示，在形成第一电极112和第二电极113之后，该方法还包括，在所述第一电极和第二电极表面上形成第二金属层116，以引出所述第一电极和第二电极。该过程具体为:如图8所示，利用图7中所用的掩膜板进行二次光刻，在刻蚀阻挡层表面上形成具有第一电极和第二电极图形的光刻胶层115，即该光刻胶层115仅覆盖上述绝缘区114，与上一光刻不同的是，此次光刻米用负性光刻胶，本实施例中优选为AZ5214反转胶。之后将具有光刻胶层115的娃片放入退火炉内进行退火工艺,使第一电极112与本体层材料之间、第二电极113与掺杂区材料之间形成良好的欧姆接触，此次退火温度约为400°C，时间约为40min，可在氮气环境下进行。之后，如图9所示，可采用溅射或蒸镀工艺，在具有光刻胶层115的硅片表面上形成第二金属层116,该第二金属层116的材料优选为金,厚度优选为5000 A。如图10所示，可采用去胶剥离工艺，将硅片至于丙酮溶液或其它去胶溶液中浸泡，直至光刻胶层115脱落，以去除电学绝缘区域的第二金属层材料，形成金属电极117和118，即可引出第一电极和第二电极，之后可进行超声清洗，甩干等不住，保持硅片的清洁和干燥。图10中金属电极117和118的厚度仅为铝层第一电极和第二电极厚度的一半，图中为了清楚示意金属电极117和118的位置，将金属电极117和118的厚度增大了。需要说明的是，本实施例中对第一电极区域的具体位置不作具体限定，第一电极区可以位于第二电极区(即掺杂区)的任意一侧，也可以位于其任意两侧或任意三侧，或者分布于第二电极区的四周，本实施例中仅是以第一电极区位于第二电极区的两侧或四周为例来说明第一电极区的分布，但这一点并不能用于限定本发明实施例的具体思想。本领域技术人员可以理解，电容器的密度跟三个因素有关:一是介质层的厚度，二是介质的介电常数，三是介质层的有效面积，一旦确定了电容器的基底材料和掺杂条件等，介质层的厚度和介质的介电常数就固定了，因此增大电容密度最好的可控方向就是尽量增大介质层的有效面积，在本发明中即为有效的PN结面积。本发明实施例摆脱了传统三维电容器的ΜΠΟΜΙ...M多层“三明治”结构的束缚，颠覆了传统电容器平面式的结构，采用三维立体沟槽制作电容器的两个电极间的介质层，即本实施例中的第一电极和第二电极相当于电容器的两个极性相反的极板，本体层与掺杂区接触区域形成的PN结相当于电容器两个极板之间的介质层，由于沟槽结构为三维立体结构，因此介质层的有效面积远远大于MM结构电容器的介质层的有效面积，从而大大提高了电容器的电容密度。相对于传统的电容器的制作工艺，首先，本实施例中的PN结的结电容的作用相当于介质层的作用，采用成本低且简单成熟的掺杂工艺取代了传统介质层的生长工艺，克服了介质层难于生长且费用昂贵的问题；其次，本实施例中的两个电极采用一次蒸镀或溅射工艺形成，减少了加工步骤，降低了生产成本；再次，由于半导体PN结具有正向导通反向截至的特性，且在反向电压大于一定值时还有可以恢复的击穿特性，可应用于电路中对静电、电涌现象的防护过程。并且，本实施例中的电容器的沟槽的数量、深宽比、分布方式和分布密度可以根据不同电容器的要求相应的变化，从而满足了不同电容器对电容密度的要求。而且，理论上，本实施例中的电容器的电容密度可高达10nF/mm2-15nF/mm2，能够同时满足低频退耦和高频退耦的要求。与上述方法实施例相对应，本发明另一实施例公开了采用上述方法制成的高密度嵌入式电容器，图10为该高密度嵌入式电容器的剖面图，图11为其俯视图，该电容器包括:本体层101，所述本体层101表面内具有多个沟槽105，所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料上具有一定掺杂浓度和掺杂厚度的掺杂区107，所述本体层101与所述掺杂区107接触区域为三维PN结区域；位于所述掺杂区107两侧或四周的本体层表面上的第一电极112,位于所述掺杂区表面上且覆盖所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料的第二电极113，所述第一电极112和第二电极113的极性相反，且二者之间电学绝缘，所述第一电极和第二电极均形成于第一金属层表面内，且二者在同一光刻和刻蚀步骤中形成；紧邻所述掺杂区边缘的本体层表面上的刻蚀阻挡层102，所述刻蚀阻挡层102将所述第一电极112和第二电极隔离113，以使所述第一电极和第二电极之间电学绝缘。另外，还包括位于所述第一电极112和第二电极113表面上的金属电极117和118，分别弓丨出第一电极112和第二电极113，金属电极113只需分布于第二电极113的顶部(即相邻沟槽的连接区域)，起到引出电极的作用即可。如图11所示，本实施例中仅以第一电极112分布于掺杂区两侧为例，若所述本体层材料采用P型低阻硅衬底，所述掺杂区为N型掺杂，图11中的第一电极112即为电容器的P型上电极(正电极)，中间区域的第二电极113即为电容器的N型下电极(负电极)，第二电极区域具有呈阵列式分布的表面覆盖有金属铝的沟槽，沟槽横截面形状优选为正六边形、圆形或正方形。上述P型硅衬底的电阻率优选为0.01 Ω.cm-0.5 Ω.cm之间，所述掺杂区的厚度在0.1 μ m-3 μ m之间进行选择,优选为在0.5 μ m-1.5 μ m之间，掺杂区的厚度更优选为I μ m0经过理论分析和实验结果表明，本发明制作的电容器不仅具有较大的电容密度，其电容密度在10nF/mm2-15nF/mm2以内，且在高频下仍能保持良好的特性，能够同时满足低频退耦和高频退耦的要求。本实施例中的电容器米用娃基衬底，由于娃基系统封装技术具有与传统微电子工艺兼容、可靠性高以及易于集成的特点，本发明实施例提供的电容器可应用于嵌入电容的各种应用场合。以上所述实施例，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种高密度嵌入式电容器制作方法，其特征在于，包括: 提供基底，所述基底包括本体层和位于所述本体层表面上的刻蚀阻挡层； 在所述刻蚀阻挡层表面内形成多个沟槽图形； 以具有所述沟槽图形的刻蚀阻挡层为掩膜，在所述本体层表面内形成多个沟槽，所述沟槽垂直度良好且具有高深宽比； 去除相邻沟槽之间的刻蚀阻挡层材料，以在所述刻蚀阻挡层表面上形成该电容器的掺杂区图形； 以具有所述掺杂区图形的刻蚀阻挡层为掩膜，对所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂，得到该电容器的掺杂区，以在所述本体层与所述掺杂区接触区域形成三维PN结； 保留紧邻所述掺杂区边缘的部分刻蚀阻挡层材料，去除所述掺杂区两侧或四周的部分刻蚀阻挡层材料，暴露出部分本体层材料，作为该电容器的第一电极区； 在所述本体层表面上形成第一金属层，所述第一金属层与所述掺杂区材料及所述第一金属层与所述本体层材料间均形成欧姆接触，所述第一金属层覆盖所述第一电极区以及所述沟槽的底部、侧壁以及相邻沟槽间的掺杂区材料； 去除部分第一金属层材料，形成该电容器的第一电极和第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，所述第一电极位于所述掺杂区的两侧或四周，所述第二电极位于所述掺杂区表面上，其中，去除的部分第一金属层材料位于紧邻所述掺杂区边缘的部分刻蚀阻挡层表面上。
2.根据权利要求1所述的高密度嵌入式电容器制作方法，其特征在于，形成第一电极和第二电极之后还包括，在所述第一电极和第二电极表面上形成第二金属层，以引出所述第一电极和第二电极。
3.根据权利要求1所述的高密度嵌入式电容器制作方法，其特征在于，所述沟槽的深宽比在1: 1-10: I之间。
4.根据权利要求3所述的高密度嵌入式电容器制作方法，其特征在于，所述沟槽的深度在2 μ m-100 μ m之间。
5.根据权利要求3所述的高密度嵌入式电容器制作方法，其特征在于，所述相邻沟槽间的本体层材料的厚度大于所述掺杂区的厚度的2倍，且小于20 μ m。
6.根据权利要求5所述的高密度嵌入式电容器制作方法，其特征在于，所述掺杂区的厚度在0.1 μ m-3 μ m之间。
7.根据权利要求6所述的高密度嵌入式电容器制作方法，其特征在于，形成所述掺杂区的方法为，采用高温扩散工艺形成所述掺杂区，该过程具体为，在1000°c -1200°c以内的高温下，进行Imin-1Omin的预扩散，以使扩散源的浓度稳定的保持在预设浓度下，之后保持所述高温及预设浓度，进行连续扩散，包括所述预扩散时间在内的所述高温扩散的总体时间在10min_90min以内。
8.根据权利要求7所述的高密度嵌入式电容器制作方法，其特征在于，所述本体层材料为P型硅衬底，所述掺杂区为N型掺杂，所述掺杂区的扩散源为POCl3，所述预设浓度为8X 102°cnT3,所述高温扩散的总体时间为80min。
9.根据权利要求8所述的高密度嵌入式电容器制作方法，其特征在于，所述P型硅衬底的电阻率在0.0l Ω.cm-0.5 Ω.cm之间。
10.根据权利要求1所述的高密度嵌入式电容器制作方法，其特征在于，所述多个沟槽呈阵列式分布于所述本体层表面内。
11.根据权利要求10所述的高密度嵌入式电容器制作方法，其特征在于，所述沟槽的横截面形状为正六边形、圆形或正方形。
12.根据权利要求2所述的高密度嵌入式电容器制作方法，其特征在于，所述第一金属层材料为铝，所述第二金属层材料为金。
13.用权利要求1-12任一项所述的方法制成的高密度嵌入式电容器，其特征在于，包括: 本体层，所述本体层表面内具有多个沟槽，所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料上具有一定掺杂浓度和掺杂厚度的掺杂区，所述本体层与所述掺杂区接触区域为三维PN结区域； 位于所述掺杂区两侧或四周的本体层表面上的第一电极，位于所述掺杂区表面上且覆盖所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料的第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，所述第一电极和第二电极均形成于第一金属层表面内，且二者在同一光刻和刻蚀步骤中形成； 紧邻所述掺杂区边缘的本体层表面上的刻蚀阻挡层，所述刻蚀阻挡层将所述第一电极和第二电极隔离，以使所述第一电极和第二电极之间电学绝缘。
14.根据权利要求13所述的高密度嵌入式电容器，其特征在于，所述本体层材料为P型硅衬底，所述掺杂区为N型掺杂，所述P型硅衬底的电阻率在0.01 Ω.cm-0.5 Ω.αιι，所述掺杂区的厚度在0.1 μ m-3 μ m之间。
全文摘要
本发明实施例公开了一种高密度嵌入式电容器及其制作方法，该方法包括提供具有本体层和刻蚀阻挡层的基底；在本体层表面内形成多个垂直度良好且具有高深宽比的沟槽；对沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂，得到该电容器的掺杂区，以在本体层与掺杂区接触区域形成三维PN结；形成该电容器的第一电极和第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，第一电极位于掺杂区两侧或四周，第二电极位于掺杂区表面上。本发明实施例采用三维立体沟槽制作电容器的介质层，使介质层的有效面积远远大于常规电容器的介质层的有效面积，提高了电容器的电容密度，使该电容器能够同时满足低频退耦和高频退耦的要求。
文档编号H01L29/92GK103094068SQ20111033830
公开日2013年5月8日 申请日期2011年10月31日 优先权日2011年10月31日
发明者王惠娟, 万里兮 申请人:中国科学院微电子研究所