专利名称：一种5v cmos器件结构及其制造方法
技术领域：
本发明涉及半导体制造领域，特别是涉及一种5V CMOS器件结构。本发明还涉及一种5V CMOS器件结构的制造方法。
背景技术：
5V器件在电路设计中有广泛的用途。5v电压是目前广泛采用的一种输入输出电压，目前的电路实际中对5v器件的有广泛的需求，通常都是采用它们来设计输入输出电路。对于5v cmos器件，它的阈值电压、驱动电流和关断电流等关键参数，大家都比较关注。但在实际的电路应用中，mosfet的击穿电压也是不可忽视的重要参数。业界通用的监测mosfet击穿电压的方法如下:衬底、源端和栅极接地，漏端加上偏置电压，当漏端的电流达到某一标准时(通常ΙΟΟηΑ/um)，就认为这个电压是击穿电压。当沟道的长度足够长时，击穿要么发生在栅氧化层中，要么发生在源漏-衬底的Pn结之间。在实际测试5v器件的击穿电压时，我们可以看到发生击穿时的漏端电流与衬底监测到的电流相等，因此我们可以判定器件的击穿是由于源漏-衬底之间的pn结发生击穿造成的。但比较器件的击穿电压和源漏pn结的击穿电压，通常器件击穿电压要比源漏pn结的击穿电压低。如图1、图2所示，一种传统的5V MOSFET器件结构击穿电发生在漏端的处于栅极边缘正下方的位置10。业界为了提高器件的耐压，不同的公司有不同的方法，但大多集中于结工程(Junction Engineering)。比如采用双掺杂漏端(Double Doped Drain);又如通过漏端的延伸延长来增加耐压，比如LDMOS结构。经过仔细研究5v器件的击穿现象和机理，借助半导体工艺和器件仿真工具，我们发现，器件发生击穿时，其击穿电发生在漏端的处于栅极边缘正下方的位置，而不是我们通常认为的源漏Pn界的冶金结位置。这个现象给了我们启示:即能不通过Pn结工艺上的改变而实现器件击穿电压的提高。
发明内容
本发明要解决的技术问题是提供一种5V CMOS器件结构能提高电路的击穿电压，能增加电路的耐压稳定性。为此，本发明还提供了种5V CMOS器件结构的制造方法。为解决上述技术问题，本发明的5V CMOS器件结构，包括:硅衬底上形成有P阱(或N阱)和浅沟槽隔离，所述P阱(或N阱)上形成有栅氧化层，所述栅氧化层上形成有栅多晶硅，隔离侧墙形成在栅氧化层和栅多晶硅两侧，所述栅多晶硅和P阱(或N阱)由接触孔引出连接金属线；其中，所述栅氧化层厚度非均匀分布。所述栅氧化层边缘部位的厚度大于中间部位的厚度。所述栅氧化层中间部位的厚度为10纳米至20纳米。所述栅氧化层边缘部位的宽度为I纳米至10纳米。本发明的5V CMOS器件结构制造方法，包括:(I)在P型衬底上制作浅沟槽隔离，制作P阱；(2)生长栅氧化层，生长栅多晶硅；
(3)进行栅多晶硅刻蚀；(4)进行氢氟酸湿法刻蚀；(5)进行栅多晶硅再氧化；(6)刻蚀，制作隔离侧墙；(7)将P阱和栅多晶硅通过接触孔引出连接金属线。进一步改进，实施步骤(I)时，在P型衬底上制作N阱。进一步改进，实施步骤(2)时，生长栅氧化层厚度为10纳米至20纳米。进一步改进，实施步骤(4)时，氢氟酸湿法刻蚀由栅氧化层两侧边缘部位向中间部位刻蚀,刻蚀宽度为I纳米至10纳米。本发明的5V CMOS器件结构利用厚度非均匀分布的栅氧化层能提高电路的击穿电压，能增加电路的耐压稳定性。
下面结合附图与具体实施方式
对本发明作进一步详细的说明:图1是一种传统5V CMOS器件结构的示意图。图2是传统5V CMOS器件结构器件发生击穿时的载流子碰撞强弱仿真示意图。图3本发明5V CMOS器件结构的示意图。图4是图2中栅氧化层(4)的局部放大图。图5是本发明5V CMOS器件结构和传统5V CMOS的漏端在相同偏置电压下的电场强度分布对比示意6是本发明5V CMOS器件结构制造方的流程图。图7是本发明制造方的示意图一，其显示实施步骤(I)、⑵后形成的器件结构。图8是本发明制造方的示意图二，其显示实施步骤(3)、⑷后形成的器件结构。图9是本发明制造方的示意图三，其显示实施步骤(5)后形成的器件结构。附图标记说明I是P型衬底2是浅沟槽隔离3是P阱/N阱4是栅氧化层4.1是栅氧化层中间部位4.2是栅氧化层边缘部位5是栅多晶硅6是隔离侧墙7是MOSFET的源/漏8是接触孔9是金属线10是电场集中区域A是本发明5V CM OS器件的电场分布曲线
B是传统5V CMOS器件的电场分布曲线C是栅氧化层边缘位置。
具体实施例方式如图3、图4所示，本发明5V CMOS器件结构，包括:硅衬底上形成有P阱(或N阱)I和浅沟槽隔离2，所述P阱(或N阱)I上形成有栅氧化层4，所述栅氧化层4上形成有栅多晶硅5，隔离侧墙6形成在栅氧化层4和栅多晶硅5两侧，所述栅多晶硅5和P阱(或N阱)I由接触孔8引出连接金属线9 ;其中，所述栅氧化4层厚度非均匀分布具有栅氧化层中间部位4.1和栅氧化层边缘部位4.2，栅氧化层边缘部位4.2的厚度大于栅氧化层中间部位4.1的厚度。本发明的5V CMOS器件结构，其击穿仍然发生在10的位置，但相同漏端偏置电压下，电场强度减弱。如图6所示，本发明5V CMOS器件结构的制造方法，包括:(I)如图7所示，在P型衬底I上制作浅沟槽隔离2，制作P阱3 ;(2)生长栅氧化层4，生长栅多晶硅5 ；(3)如图8所示，进行栅多晶硅刻蚀；(4)进行氢氟酸湿法刻蚀，将栅氧化层4的边缘部位4.2刻蚀去除，保留栅氧化层中间部位4.1 ；(5)如图9所示，在栅氧化层边缘部位4.2进行栅多晶硅再氧化，将氧化层边缘部位4.2重新填满栅氧，使氧化层边缘部位4.2的厚度大于栅氧化层中间部位4.1的厚度；(6)刻蚀，制作隔离侧墙6 ；(7)将P阱2和栅多晶硅5通过接触孔8引出连接金属线9，形成如图如图3所示器件。以上通过具体实施方式
和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
权利要求
1.一种5V CMOS器件结构，包括:硅衬底上形成有P阱和浅沟槽隔离，所述P阱上形成有栅氧化层，所述栅氧化层上形成有栅多晶硅，隔离侧墙形成在栅氧化层和栅多晶硅两侧，所述栅多晶硅和P阱由接触孔引出连接金属线；其特征是:所述栅氧化层厚度非均匀分布。
2.一种5V CMOS器件结构，其特征是:在硅衬底上形成有N阱和浅沟槽隔离。
3.按权利要求1或2所述的5VCMOS器件结构，其特征是:所述栅氧化层边缘部位的厚度大于中间部位的厚度。
4.按权利要求3所述的5VCMOS器件结构，其特征是:所述栅氧化层中间部位的厚度为10纳米至20纳米。
5.按权利要求3所述的5VCMOS器件结构，其特征是:所述栅氧化层边缘部位的宽度为I纳米至10纳米。
6.一种5V CMOS器件结构的制造方法，包括: (1)在P型衬底上制作浅沟槽隔离，制作P阱； (2)生长栅氧化层，生长栅多晶硅； (3)进行栅多晶硅刻蚀； (4)进行氢氟酸湿法刻蚀； (5)进行栅多晶硅再氧化； (6)刻蚀，制作隔离侧墙； (7)将P阱和栅多晶硅通过接触孔引出连接金属线。
7.按权利要求6所述的制作方法，其特征是:实施步骤(I)时，在P型衬底上制作N阱。
8.按权利要求6所述的制作方法，其特征是:实施步骤(2)时，生长栅氧化层厚度为10纳米至20纳米。
9.按权利要求8所述的制作方法，其特征是:实施步骤(4)时，氢氟酸湿法刻蚀由栅氧化层两侧边缘部位向中间部位刻蚀，刻蚀宽度为I纳米至10纳米。
全文摘要
本发明公开了一种5V CMOS器件结构，包括硅衬底上形成有P阱(N阱)和浅沟槽隔离，所述P阱(N阱)上形成有栅氧化层，所述栅氧化层上形成有栅多晶硅，隔离侧墙形成在栅氧化层和栅多晶硅两侧，所述栅多晶硅和P阱(N阱)由接触孔引出连接金属线；其中，所述栅氧化层厚度非均匀分布。本发明还公开了一种5V CMOS器件结构的制造方法。本发明的5V CMOS器件结构及其制造方法利用边缘位置厚度大于中间位置厚度，非均匀厚度的栅氧化层能提高电路的击穿电压，能增加电路的耐压稳定性。
文档编号H01L21/8238GK103094281SQ20111034859
公开日2013年5月8日 申请日期2011年11月7日 优先权日2011年11月7日
发明者刘冬华, 钱文生, 胡君, 段文婷, 石晶 申请人:上海华虹Nec电子有限公司