专利名称：具有鳍状结构的场效晶体管的结构及其制作方法
技术领域：
本发明涉及一种场效晶体管的结构及制作方法，特别是涉及一种具有鳍状结构的场效晶体管的结构及其制作方法。
背景技术：
随着场效晶体管(field effect transistors, FETs)元件尺寸持续地缩小,现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件,例如鳍状场效晶体管(fin field effecttransistor, Fin FET)元件取代平面晶体管元件已成为目前的主流发展趋趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的由源极引发的能带降低(draininduced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。且由于鳍状场效晶体管元件在同样的栅极长度下，具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚至，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而被加以调控。在现有的鳍状场效晶体管元件的制作工艺中，在鳍状结构形成之后，通常会再施行一抗贯穿(ant1-punch)离子注入制作工艺，以防止源/漏极间或对基底的贯穿效应(punch-through effect)的产生。然而,对于顶面被图案化掩模层覆盖的鳍状结构而言，由于鳍状结构的侧壁并未被遮蔽，因此在抗贯穿离子注入制作工艺中，掺质不仅会被植入于源/漏极的下方，同时也会被植入于鳍状结构侧面的载流子通道区域，造成载流子通道区域的掺质浓度产生无法控制的变异，此变异会影响鳍状场效晶体管元件的电性表现，使得制作工艺良率大幅降低。
发明内容
本发明的目的在于提供一种具有鳍状结构的场效晶体管的结构及其制作方法，以避免通道区域的掺质浓度产生无法控制的变异。为达到上述目的，根据本发明的一实施例，提供一种具有鳍状结构的场效晶体管的制作方法，包含提供一基底、形成一第一导电型的离子阱于基底内，且第一导电型的离子阱具有一第一掺质浓度、形成至少一鳍状结构，设置于基底上、进行至少一第一离子注入制作工艺，以形成一位于基底的第一导电型的抗贯穿(ant1-punch)离子注入区，其中抗贯穿离子注入区具有一第三掺质浓度，且第三掺质浓度大于该第一掺质浓度、在第一离子注入制作工艺之后，形成至少一通道层沿着鳍状结构的至少一表面设置、形成一栅极，覆盖住部分的鳍状结构、以及形成一源极以及一漏极，设置于栅极的两侧的鳍状结构中。根据本发明的另一实施例，提供一种具有鳍状结构的场效晶体管的结构，包含有一基底、一第一导电型离子阱，设置于基底中，其中该第一导电型离子阱具有一第一掺质浓度、至少一鳍状结构，设置于基底上、至少一通道层，沿着鳍状结构的至少一表面设置，其中通道层具有一第二掺杂浓度，第二掺杂浓度的最高浓度小于第一掺质浓度、至少一第一导
电型的抗贯穿离子注入区，设置于基底以及通道层之间，其中抗贯穿离子注入区具有一第
三掺质浓度，且第三掺质浓度大于第一掺质浓度、一栅极，覆盖住部分的鳍状结构、以及一
源极以及一漏极，设置于栅极两侧的鳍状结构中，其中源极以及漏极具有一第二导电型。
图1为具有鳍状结构的场效晶体管的制备流程图；图2至图12绘示的是根据本发明较佳实施例的形成一种具有鳍状结构的场效晶
体管的制造方法示意图。主要元件符号说明
Ia 形成鳍状结构Ib 形成绝缘层
Ic 平坦化制作工艺Id 回蚀刻制作工艺
Ie 移除图案化硬掩模2第一离子注入制作工艺
2a、2b第一离子注入制作工艺2c、2d第一离子注入制作工艺
2e、2f第一离子注入制作工艺3形成通道层
3a形成通道层3b形成通道层
9离子阱10半导体基底
11鳍状结构12顶面
13浅沟槽15图案化掩模层
16氧化层17图案化应力缓冲层
18图案化光致抗蚀剂层19图案化硬掩模层
21抗贯穿离子注入区23半导体层
23a图案化半导体层25图案化应力缓冲层
27图案化硬掩模层28栅极结构
29第二图案化掩模层31绝缘层
32沟槽33浅沟槽绝缘结构
34侧面35通道层
36突出部37介电层
39栅极材料层46图案化盖层
47间隙壁
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。图1是根据本发明不同实施态样的具有鳍状结构的场效晶体管的制备流程图。其制备流程依序为:形成鳍状结构la、形成绝缘层lb、实施平坦化制作工艺lc、实施回蚀刻制作工艺Id以及移除图案化硬掩模le。此外，本发明另包含形成抗贯穿(ant1-punch)离子注入区的第一离子注入制作工艺2以及形成通道层3的制作工艺。在此需注意的是，本发明的技术特征在于形成通道层3的时点必定迟于施行第一离子注入2的时点。举例而言，当施行第一离子注入制作工艺的时点如第一离子注入制作工艺2a、2b、2c、2d、2e、2f所示时，形成通道层的时点较佳在形成通道层3b所示处。然而当施行第一离子注入制作工艺的时点如第一离子注入制作工艺2a、2b所示时，形成通道层的时点较佳另可在形成通道层3b所示处。为使上述的制备流程更容易被理解，以下就不同的实施态样加以详细陈述:第一实施态样:请参考图1至图8，其中，图2至图8为本发明一较佳实施例的形成一鳍状结构的示意图。在第一实施态样中，施行第一离子注入制作工艺2的时点在形成鳍状结构Ia之前。如图2所示，首先提供一覆盖有一图案化光致抗蚀剂层18的半导体基底10，其中，图案化光致抗蚀剂层18用以定义离子阱9以及抗贯穿离子注入区21的位置，亦即，离子阱9以及抗贯穿离子注入区21的制作工艺可共用同一道光掩模制作工艺。然而，根据其他实施例，离子阱9以及抗贯穿离子注入区21也可通过不同道光掩模分别制得。接着，在半导体基底10内形成一第一导电型(例如P型)的离子阱9，此离子阱9具有一浓度介于IO12-1O13原子/平方厘米(atoms/cm2)的第一掺质浓度。此外，在半导体基底10内另可存在有一第二导电型(例如N型)的离子阱(图未示)，使得上述的离子阱分别对应至N型金氧半导体晶体管(NMOS)区(图未示)以及P型金氧半导体晶体管(PMOS)区(图未示)。半导体基底10可包含一块娃(bulk silicon)基底或绝缘层上覆娃(silicon-on-1nsulator, SOI)基底，其中绝缘层上覆娃(silicon-on-1nsulator, SOI)基底可提供较好的散热与接地效果，及有助于降低成本与抑制杂讯。接着，在图案化光致抗蚀剂层18的覆盖下，继以进行一第一离子注入制作工艺2，以于离子阱9内形成至少一具有第一导电型的抗贯穿离子注入区21，其中抗贯穿离子注入区21具有一第三掺质浓度，且第三掺质浓度高于离子阱9的第一掺质浓度。在此需注意的是，第一离子注入制作工艺可包含多道离子注入制作工艺。此外，根据本实施例，于半导体基底10表面另包含有一氧化层16，以防止高能离子直接撞击半导体基底10表面而产生缺陷。接着，如图3所示，去除图案化光致抗蚀剂层18以及氧化层16，以暴露出半导体基底10的表面。继以选择性地进行一外延成长(epitaxial growth)制作工艺,于半导体基底10的表面形成一半导体层23,其可包含娃、碳化娃、娃化锗或兀素周期表中的II1-V族化合物，但不限于此。此外，根据不同制作工艺需求，还可形成具有适当应力(伸张或压缩)或是掺杂浓度的半导体层23，用于调整载流子通道层的电性表现。接着，如图4所示，在半导体层23上形成一包含有至少一图案化应力缓冲层25以及至少一图案化硬掩模层27的第二图案化掩模层29，用以定义出各鳍状结构11的位置。其中图案化应力缓冲层25包含氧化硅，且图案化硬掩模层27包含氮化硅。接着，进行一蚀刻制作工艺，形成至少一鳍状结构11于半导体基底10上，且各鳍状结构11间以浅沟槽13隔绝。此时，图案化半导体层23a的顶面12设置有第二图案化掩模层29，且图案化半导体层23a的下方具有一抗贯穿离子注入区21，其中，抗贯穿离子注入区21与顶面12的距离较佳小于400埃。接着，如图5所示，于半导体基底10上形成一绝缘层31，例如二氧化硅层，绝缘层31覆盖住各鳍状结构11并填满各浅沟槽13。上述形成绝缘层31的制作工艺可包含高密度等离子体化学气相沉积(high density plasma CVD, HDPCVD)、次常压化学气相沉积(subatmosphere CVD, SACVD)或旋涂式介电材料(spin on dielectric, SOD)等制作工艺。之后，如图6所示，对绝缘层31施行一回蚀刻制作工艺ld，用以移除部分的绝缘层31，直至绝缘层31的顶面低于鳍状结构11的顶面12。此外，在回蚀刻之前可选择性地进行一平坦化制作工艺lc，使绝缘层31与第二图案化掩模层29等高或略低。因此于各鳍状结构11间的半导体基底10上形成至少一浅沟槽绝缘结构33。如图7所示，进行一蚀刻制作工艺以将第二图案化掩模层29去除。于本发明一实施例中，当第二图案化掩模层29包含氮化硅时，可利用热磷酸加以去除，此为现有技术，在此不多赘述。接着，利用外延制作工艺，分别形成一通道层35覆盖于各鳍状结构11表面。根据不同制作工艺需求，可选择性地再对通道层35进行一第二离子注入制作工艺，其可包含斜向离子布值(tilted-angle ion implantation)等制作工艺，以调控通道层35的掺杂浓度，进而调整晶体管的临界电压(threshold voltage, Vth)。上述的通道层35包含娃、娃化锗或其他可作为载流子通道的半导体材料。在此需注意的是，根据本发明的其他实施例，也可采用离子注入的方式，直接将通道层35设置在鳍状结构11表面内侧(图未示)，亦即，通道层35并非覆盖于鳍状结构11表面。之后，如图8所示，在半导体基底上10依序形成至少一介电层37、一覆盖各鳍状结构11的栅极材料层39。根据不同的制作工艺需求，上述的介电层37可包含氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)等的介电材料或其他高介电常数材料。而栅极材料层39可包含多晶硅材料、金属硅化物或金属等。在此需注意的是，上述的通道层35形成的时点在绝缘层31填满浅沟槽13后。然而，在另一实施例中，形成通道层3的时点接续于形成鳍状结构Ia之后。根据此实施例，可通过一外延成长制作工艺，在形成各鳍状结构11后以及绝缘层31填满浅沟槽13前的时点，形成至少一通道层35于鳍状结构11的表面，此时由于鳍状结构11的顶面12受到第二图案化掩模层29的覆盖，因此通道层35只会形成于鳍状结构11的侧壁(图未示)。另根据不同制作工艺需求，可选择性地对通道层35进行一第二离子注入制作工艺，以调控通道层35的掺杂浓度。第二实施态样:请参照图1、图3至图8，第二实施态样的实施方式类似如第一实施态样，其差别仅在于:在第二实施态样中，在形成鳍状结构Ia之后以及形成绝缘层Ib之前始进行第一离子注入制作工艺2。类似如图3所示，提供一半导体基底10，此半导体表面上可选择性地被覆盖有一层半导体层23，且此时半导体基底10仍无抗贯穿离子注入区。接着，类似如图4所示，形成一第二图案化掩模层29于半导体层23上，用以定义出各鳍状结构11的位置。进行一蚀刻制作工艺，形成至少一鳍状结构11于基底10上，且鳍状结构11间以浅沟槽13隔绝。此时，图案化半导体层23a的顶面12设置有图案化掩模层29。接着，进行一第一离子注入制作工艺2，以于图案化半导体层23a的下方形成一抗贯穿离子注入区21。根据本发明的另一实施例，若半导体基底10在形成各鳍状结构11前并未覆盖有半导体层23，则此时抗贯穿离子注入区21则会存在于鳍状结构11中。接着，类似第一实施态样，分别形成一绝缘层31、进行一平坦化制作工艺lc、施行一回蚀刻制作工艺Id、去除第二图案化掩模层29、外延成长通道层35，该些制作工艺以及后续的制作工艺相对应于第一实施态样的图5到图8，在此便不加以赘述。此外，类似如第一实施态样，外延成长通道层35的时点可提前至进行第一离子注入制作工艺2后以及形成绝缘层Ib前的时点。在此需注意的是，在第二实施态样中，由于第一离子注入制作工艺在鳍状结构11形成后始进行，为了避免载流子通道的掺质浓度受到第一离子注入制作工艺的影响，通道层35较佳以外延制作工艺的方式另外覆盖于鳍状结构11表面，而不以离子注入的方式设置在鳍状结构11表面内侧(图未示)。另根据不同制作工艺需求，可选择性地对通道层35进行一第二离子注入制作工艺，以调控通道层35的掺杂浓度。第三实施态样:请参照图1、图3至图8，第三实施态样类似如第二实施态样，其差别在于:在第三实施态样中，在形成绝缘层Ib之后以及平坦化制作工艺Ic之前始进行第一离子注入制作工艺2。类似如图3至图4，形成至少一鳍状结构11于半导体基底10上，此时并未有任何抗贯穿离子注入区21存在于半导体基底10中。接着，类似如图5所示，于基底10上形成一绝缘层31，例如二氧化硅层，绝缘层31覆盖住鳍状结构11并填满浅沟槽13。接着，进行一第一离子注入制作工艺2，以形成一抗贯穿离子注入区21于图案化半导体层23a的下方。根据本发明的另一实施例，若在形成鳍状结构11前，半导体基底10上并未覆盖有半导体层23，此时抗贯穿离子注入区21则会存在于鳍状结构11中。接着，类似第二实施态样，进行一平坦化制作工艺lc、施行一回蚀刻制作工艺Id、去除第二图案化掩模层29、外延成长通道层35，该些制作工艺以及后续的制作工艺相对应于第二实施态样的图6到图8，在此便不加以赘述。在此需注意的是，类似如第二实施态样，由于第一离子注入制作工艺2在鳍状结构11形成后始进行，为了避免载流子通道的掺质浓度受到第一离子注入制作工艺的影响，通道层35较佳以外延制作工艺的方式另外覆盖于鳍状结构11表面，而不以离子注入的方式设置在鳍状结构11表面内侧(图未示)。另根据不同制作工艺需求，可选择性地对通道层35进行一第二离子注入制作工艺，以调控通道层35的掺杂浓度。第四实施态样:请参照图1、图3至图8，第四实施态样的实施方式同样地类似如第二实施态样，其差别在于:在第四实施态样中，在平坦化制作工艺Ic之后以及在回蚀刻制作工艺Id之前始进行第一离子注入制作工艺2。类似如图3至图5所示，形成至少一鳍状结构11于半导体基底10上，并于半导体基底10上形成一绝缘层31，绝缘层31覆盖住鳍状结构11并填满浅沟槽13。在此须注意的是，此时并未有任何抗贯穿离子注入区存在于鳍状结构11中。之后，类似如图6所示，在平坦化制作工艺之后，进行一第一离子注入制作工艺2，以形成一抗贯穿离子注入区21于图案化半导体层23a的下方。根据本发明的另一实施例，若在形成各鳍状结构11前，半导体基底10上并未覆盖有半导体层23，此时抗贯穿离子注入区21则会存在于鳍状结构11中。此外，在上述的实施例，抗贯穿离子注入区21与顶面12的距离较佳小于400埃。之后，再进行一回蚀刻制作工艺Id、去除第二图案化掩模层29以及外延成长通道层35，该些制作工艺以及后续的制作工艺相对应于第二实施态样的图6到图8，在此便不加以赘述。同样地，在第四实施态样中，由于第一离子注入制作工艺2在鳍状结构11形成后始进行，为了避免载流子通道的掺质浓度受到第一离子注入制作工艺的影响，通道层35较佳以外延制作工艺的方式另外覆盖于鳍状结构11表面，而不以离子注入的方式设置在鳍状结构11表面内侧(图未示)。另根据不同制作工艺需求，可选择性地对通道层35进行一第二离子注入制作工艺，以调控通道层35的掺杂浓度。第五实施态样:请参照图1、图3至图8，第五实施态样类似如第二实施态样，其差别在于:在第五实施态样中，在回蚀刻制作工艺之后以及移除第二图案化掩模层29之前始进行第一离子注入制作工艺。类似如图3至图6所示，形成至少一鳍状结构11于半导体基底10上，并于基底10上形成一绝缘层31，绝缘层31覆盖住鳍状结构11并填满浅沟槽13。接着，对绝缘层31施行一回蚀刻制作工艺ld，用以移除部分的绝缘层31，直至绝缘层31的顶面低于鳍状结构11的顶面12。此外，在回蚀刻制作工艺Id之前可选择性地进行一平坦化制作工艺lc，使绝缘层31与第二图案化掩模层29等高或略低。在此需注意的是，此时并未有任何抗贯穿离子注入区存在于鳍状结构11中。接着，仍类似如图6所示，进行一第一离子注入制作工艺2，以形成一抗贯穿离子注入区21于图案化半导体层23a的下方。根据本发明的另一实施例，若在形成鳍状结构11前，半导体基底10上并未覆盖有半导体层23，此时抗贯穿离子注入区21则会存在于鳍状结构11中。之后，移除第二图案化掩模层29并外延成长通道层35。同样地，在第五实施态样中，由于第一离子注入制作工艺2在鳍状结构11形成后始进行，为了避免载流子通道的掺质浓度受到第一离子注入制作工艺的影响，通道层35较佳另外以外延制作工艺的方式覆盖于鳍状结构11表面，而不以离子注入的方式设置在鳍状结构11表面内侧(图未示)。另根据不同制作工艺需求，可选择性地对通道层35进行一第二离子注入制作工艺，以调控通道层35的掺杂浓度。第六实施态样:请参照图1、图3至图8，第六实施态样类似如第二实施态样，其差别在于:在第六实施态样中，在去除第二图案化掩模层29之后始进行第一离子注入制作工艺。类似如图3至图6所示，形成至少一鳍状结构11于半导体基底10上，并于基底10上形成一绝缘层31，例如二氧化硅层，绝缘层31覆盖住鳍状结构11并填满浅沟槽13。接着，对绝缘层31施行一平坦化制作工艺以及一回蚀刻制作工艺，用以移除部分的绝缘层31，直至绝缘层31的顶面低于鳍状结构11的顶面12。在此须注意的是，此时并未有任何抗贯穿离子注入区存在于鳍状结构11中。类似如图7所示，进行一蚀刻制作工艺以将第二图案化掩模层29去除。接着，进行一第一离子注入制作工艺，以形成一抗贯穿离子注入区21于图案化半导体层23a的下方。接着，利用外延制作工艺，形成一通道层35覆盖于鳍状结构11表面。根据不同制作工艺需求，可选择性地对通道层35进行一离子注入制作工艺，以调控通道层35的掺杂浓度。
在此需注意的是，在第六实施态样中，由于第一离子注入制作工艺2在形成鳍状结构Ia后始进行，为了避免载流子通道的掺质浓度受到抗贯穿制作工艺的影响，通道层35较佳另外以外延制作工艺的方式覆盖于鳍状结构11表面，而不以离子注入的方式设置在鳍状结构11表面内侧(图未示)。另根据不同制作工艺需求，可选择性地对通道层35进行一第二离子注入制作工艺，以调控通道层35的掺杂浓度。此外，根据上述的第一实施态样至第六实施态样，半导体基底10的表面具有一半导体层23，该半导体层23可具有适当应力(伸张或压缩)或具有适当的掺杂浓度，用于调整载流子通道层的电性表现。然而，根据本发明的另一较佳实施例，半导体基底10的表面不存在有半导体层23，而鳍状结构11内的图案化半导体层23a被一突出部36所取代，其中，突出部36由蚀刻半导体基底10而得。因此，通道层35沿着突出部36的表面而设置，其结构可参照图9。第七实施态样:类似如第一实施态样，在本实施态样中，鳍状结构11以外延成长(epitaxialgrowth)的方式形成于半导体基材10上。其制作工艺步骤类似如图1、图3至图9所示，而下文仅对差异处加以描述。首先，如图10所示，提供一覆盖有图案化掩模层15的半导体基底10，用以定义出后续各鳍状结构11的位置。半导体基底10中具有一第一导电型(例如P型)的离子阱9，此离子阱9具有一浓度介于IO12-1O13原子/平方厘米(atoms/cm2)的第一掺质浓度。且在半导体基底10内另可存在有一第二导电型(例如N型)的离子阱(图未示)，使得上述的离子阱分别对应至N型金氧半导体晶体管(NMOS)区(图未示)以及P型金氧半导体晶体管(PMOS)区(图未示)。此外，上述的图案化掩模层15包含多层结构，其包含至少一应力缓冲层16，例如氧化硅，以及至少一硬掩模层18，例如氮化硅。接着，仍如图10所示，进行第一离子注入制作工艺2，以形成一具有第一导电型的抗贯穿离子注入区21，且抗贯穿离子注入区21的掺质浓度高于离子阱9的第一掺质浓度。此外，在进行一第一离子注入制作工艺2前，可先行在半导体基底10表面形成一氧化层(图未示)，防止高能离子直接撞击基底10表面而产生缺陷。在本实施例中，通过图案化掩模层15定义出抗贯穿离子注入区21的区域，然而，根据其他较佳实施例，抗贯穿离子注入区21可与离子阱9共用同一道光掩模，亦即，图案化掩模层15非用以定义抗贯穿离子注入区21的区域。接着，如图11所示，进行一选择性外延成长制作工艺，以暴露出于图案化掩模层15的基底10表面为晶种层，形成鳍状结构11于各沟槽32中。各鳍状结构11会由沟槽32底部的半导体基底10表面成长，并向上成长而突出于图案化掩模层15的顶面。根据制作工艺需求，在选择性外延成长完毕后，另可进行一循环退火制作工艺(cyclic thermalannealing, CTA)，以减少鳍状结构11内的缺陷。上述的鳍状结构11可包含硅层(Si)、硅锗层(SiGe)或上述的组合。在此需注意的是，由于本实施态样中，鳍状结构11顶面12无覆盖掩模层(图未示)，因此不需进行去除掩模层的制作工艺。此外，根据其他较佳实施例，若抗贯穿离子注入区21与离子阱9共用同一道光掩模而制得，则需另外形成一图案化掩模层(图未示)以定义出鳍状结构11的形成区域。后续的制作工艺，类似如相对应的图4到图8，在此便不加以赘述。此外，本实施态样也可应用至相对应的第二实施态样至第五实施态样，亦即，在外延成长鳍状结构11于半导体基底10上后，施行第一离子注入制作工艺2的时点可分别于:形成鳍状结构Ia之后、形成绝缘层Ib之后、平坦化制作工艺Ic之后或回蚀刻制作工艺Id之后。为了简洁起见，该些相类似的制作工艺可相对应于图4到图9，在此便不加以赘述。在完成上述第一至第七实施态样后，可接着进行各式所需的半导体制作工艺，例如具有多晶硅栅极或金属栅极等的MOS制作工艺。如图12所示，根据本发明的一实施例，为一整合于栅极优先(gate first)制作工艺的多栅极场效晶体管结构示意图。首先，于具有金属成分的栅极材料层39上形成一图案化盖层46，用以定义至少一 NMOS区(图未示)与至少一 PMOS区(图未示)中各栅极的位置。随后，利用图案化盖层46当作蚀刻掩模来蚀刻栅极材料层39与具有高介电常数的介电层37，而于半导体基底10上形成至少一覆盖部分各鳍状结构11的栅极结构28。接着，于未被栅极覆盖的鳍状结构11中分别选择性形成一轻掺杂源极/漏极区(图未示)。然后，于栅极结构28的周围侧壁形成一间隙壁47，间隙壁47可为单一层或多层结构，或可包括衬层(liner)等一起组成。之后，以间隙壁47及盖层46为掩模，进行离子注入制作工艺，掺入适当的掺质。其中，掺质可包括N型或P型掺质，以于NMOS区与PMOS区中的栅极结构28两侧暴露出来的鳍状结构11上分别植入相对应电性的源极/漏极掺质，并搭配一退火制作工艺以活化形成源极/漏极区(图未示)。虽然本实施例较佳为依序形成轻掺杂源极/漏极区、间隙壁27及源极/漏极区，但不局限于此，本发明又可依据制作工艺上的需求任意调整上述形成间隙壁及掺杂区的顺序，此均属本发明所涵盖的范围。根据本发明的另一实施例，仍类似如图12所示，为一金属栅极的栅极后置(gatelast)多栅极场效晶体管的制作方法。当前述的图8所示的栅极材料层39为多晶硅时，栅极后置制作工艺则承接上述的多晶硅栅极的栅极优先(gate first)制作工艺。在取代栅极结构28的多晶硅栅极为一金属栅极之后，鳍状结构11的通道区域(图未示)的上方依序覆盖有至少一高介电常数栅极介电层(图未示)、至少一功函数金属层(图未示)、以及至少 一金属导电层(图未示)。而无论是栅极后置制作工艺或栅极优先制作工艺，其中的高介电常数栅极介电层的材料皆可选自例如氧化铪(hafnium oxide, HfO2)、娃酸給氧化合物(hafnium silicon oxide, HfSiO4)、娃酸給氮氧化合物(hafnium siliconoxynitride, HfSiON)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、氧化组(tantalum oxide，Ta2O5)、氧化宇乙(yttrium oxide，Y2O3)、氧化错(zirconium oxide,ZrO2)、钦酸银(strontium titanate oxide, SrTiO3)、娃酸错氧化合物(zirconium siliconoxide, ZrSiO4)、错酸給(hafnium zirconium oxide, HfZrO4)、银秘组氧化物(strontiumbismuth tantalate, SrBi2Ta2O9, SBT)、,告钦酸铅(lead zirconate titanate, PbZrxTi1^O3,PZT)与钛酸钡银(barium strontium titanate,BaxSivxTiO3,BST)所组成的群组,但不限于此。而上述金属导电层包含低电阻材料或其组合。此外，在功函数金属层与高介电常数栅极介电层之间以及功函数金属层与金属导电层之间，也可以选择性分别形成一包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料的阻障层(barrier layer)(图未示)。通过上述的栅极优先制作工艺或栅极后置制作工艺，实已完成一具有鳍状结构的多栅极场效晶体管(mult1-gate M0SFET)。在此需注意的是，在上述的实施例中，鳍状结构11与介电层23之间具有三直接接触面，例如两接触侧面(图未示)及一接触顶面(图未示)，因而可被称作三栅极场效晶体管(tr1-gate M0SFET)。相较于平面场效晶体管，此三栅极场效晶体管通过上述的三直接接触面作为载流子流通的通道，因此在同样的栅极长度下具有较宽的载流子通道宽度，使得在相同的驱动电压下可获得加倍的漏极驱动电流。然而，上述的多栅极场效晶体管并不局限于三栅极场效晶体管，根据制作工艺上的需求，鳍状结构11的顶面12与介电层23之间也可存有一图案化硬掩模层15，亦即，仅鳍状结构11两面的侧面34与介电层23之间有直接接触面。因此，该具有两直接接触面的多栅极场效晶体管构成一鳍式场效晶体管(fin field effect transistor, Fin FET)。综合上述，本发明提供一种具有鳍状结构的场效晶体管的制作方法，其中进行第一离子注入制作工艺2的时点优先于形成通道层3，亦即，抗贯穿离子注入区的掺质不会影响通道层35内的掺质浓度分布，因此可降低鳍状场效晶体管元件电性的变异。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种具有鳍状结构的场效晶体管的制作方法，包含有: 提供一基底； 形成一第一导电型的离子阱于该基底内，且该离子阱具有一第一掺质浓度； 形成至少一鳍状结构，设置于该基底上； 进行至少一第一离子注入制作工艺，以形成一位于该基底的第一导电型的抗贯穿(ant1-punch)离子注入区，其中该抗贯穿离子注入区具有一第三掺质浓度，且该第三掺质浓度大于该第一掺质浓度； 在该第一离子注入制作工艺之后，形成至少一通道层沿着该鳍状结构的至少一表面设置； 形成一栅极，覆盖住部分的该鳍状结构；以及 形成一源极以及一漏极，设置于该栅极的两侧的该鳍状结构中。
2.如权利要求1所述的具有鳍状结构的场效晶体管的制作方法，其中形成该鳍状结构的步骤包含有: 形成一半导体层于该基底上；以及 蚀刻该半导体层，以形成该鳍状结构。
3.如权利要求1所述的具有鳍状结构的场效晶体管的制作方法，其中形成该鳍状结构的步骤包含有: 制作一图案化硬 掩模层于该基板上；以及 成长一半导体层于暴露出于该图案化硬掩模层的该基底上，以形成该鳍状结构。
4.如权利要求1所述的具有鳍状结构的场效晶体管的制作方法，其中形成该鳍状结构后，另包含有: 形成一绝缘层，覆盖该鳍状结构； 对绝缘层进行一研磨制作工艺；以及 对绝缘层进行一回蚀刻制作工艺。
5.如权利要求4所述的具有鳍状结构的场效晶体管的制作方法，其中在进行该回蚀刻制作工艺之后，另包含有: 移除该图案化硬掩模层。
6.如权利要求1所述的具有鳍状结构的场效晶体管的制作方法，其中进行该第一离子注入制作工艺的时点是在形成该鳍状结构之前。
7.如权利要求4所述的具有鳍状结构的场效晶体管的制作方法，其中进行该第一离子注入制作工艺的时点是在形成该绝缘层以及进行该研磨制作工艺之间。
8.如权利要求4所述的具有鳍状结构的场效晶体管的制作方法，其中进行该第一离子注入制作工艺的时点是在进行该研磨制作工艺以及进行该回蚀刻制作工艺之间。
9.如权利要求5所述的具有鳍状结构的场效晶体管的制作方法，其中进行该第一离子注入制作工艺的时点是在进行该回蚀刻制作工艺以及移除该硬掩模层之间。
10.如权利要求5所述的具有鳍状结构的场效晶体管的制作方法，其中进行该第一离子注入制作工艺的时点是在移除该硬掩模层以及形成该通道区域之间。
11.如权利要求1所述的具有鳍状结构的场效晶体管的制作方法，其中该第一离子注入制作工艺包含多道离子注入制作工艺。
12.如权利要求1所述的具有鳍状结构的场效晶体管的制作方法，其中该通道层是顺向性地覆盖于该鳍状结构的表面上。
13.如权利要求1所述的具有鳍状结构的场效晶体管的制作方法，其中该通道层是设置于该鳍状结构的表面内侧。
14.如权利要求1所述的具有鳍状结构的场效晶体管的制作方法，其中该通道层是选自硅层、硅化锗层、碳化硅层或上述的组合。
15.如权利要求1所述的具有鳍状结构的场效晶体管的制作方法，其中形成该通道层后，另包含有: 进行一第二离子注入制作工艺，调控该通道层的掺质浓度。
16.如权利要求15所述的具有鳍状结构的场效晶体管的制作方法，其中该第二离子注入制作工艺包含斜向离子注 入(tilted-angle ion implantation)制作工艺。
17.一种具有鳍状结构的场效晶体管的结构，包含有: 基底； 第一导电型离子阱，设置于该基底中，其中该第一导电型离子阱具有一第一掺质浓度； 至少一鳍状结构，设置于该基底上； 至少一通道层，沿着该鳍状结构的至少一表面设置，其中该通道层具有一第二掺杂浓度，该第二掺杂浓度的最高浓度小于该第一掺质浓度； 至少一第一导电型的抗贯穿离子注入区，设置于该基底以及该通道层之间，其中该抗贯穿离子注入区具有一第三掺质浓度，且该第三掺质浓度大于该第一掺质浓度； 栅极，覆盖住部分的该鳍状结构；以及 源极以及一漏极，设置于该栅极两侧的该鳍状结构中，其中该源极以及该漏极具有一第二导电型。
18.如权利要求17所述的具有鳍状结构的场效晶体管的结构，其中该基底上包含有一绝缘层，邻接该鳍状结构。
19.如权利要求17所述的具有鳍状结构的场效晶体管的结构，其中该鳍状结构的顶面与该抗贯穿离子注入区的距离小于400埃。
20.如权利要求17所述的具有鳍状结构的场效晶体管的结构，其中该第二掺杂浓度的最高浓度小于IO12原子/平方厘米(atoms/cm2)。
全文摘要
本发明公开一种具有鳍状结构的场效晶体管的结构及其制作方法。制作方法包含提供一基底、形成一第一掺质浓度的离子阱于基底内、形成至少一鳍状结构，设置于基底上、进行至少一第一离子注入制作工艺，以形成一位于基底的第一导电型的抗贯穿离子注入区，其中抗贯穿离子注入区具有一第三掺质浓度，且第三掺质浓度大于该第一掺质浓度、在第一离子注入制作工艺之后，形成至少一通道层沿着鳍状结构的至少一表面设置、形成一栅极，覆盖住部分的鳍状结构、以及形成一源极以及一漏极，设置于栅极的两侧的鳍状结构中。
文档编号H01L29/78GK103107139SQ201110351959
公开日2013年5月15日 申请日期2011年11月9日 优先权日2011年11月9日
发明者林建廷 申请人:联华电子股份有限公司