专利名称：一种基于wlp封装形式的可重构算子阵列结构的规模扩展方法
一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法
技术领域：
本发明涉及集成电路设计和封装技术领域，具体涉及一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法。
背景技术：
随着集成电路制造工艺进入45_22nm阶段，在单个芯片上集成晶体管数目已经达几十亿这个规模，使得实现阵列规模的结构成为可能。北京大学深圳研究生院集成微系统实验室提出的一种适用于并行计算技术的统一架构的阵列处理结构，并针对该结构申请专利“一种可重构算子的阵列结构201110083948.2”。该阵列结构含有丰富的可重构运算算子、存储算子支持处理的需求，同时大量的路径算子和布线资源支持数据传输的实现，该系统适用于可重构算子的设计能够反复编程支撑多种应用实现的需要。不同的应用对阵列结构的规模需求不一样，为了满足不同的需求，需要提供多个系列的不同规模的可重构算子阵列结构。本专利提出一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，只设计一种规模的可重构算子阵列结构芯片，在晶圆级将多个该类阵列结构芯片连接后封装，从而形成任意规模的可重构算子阵列结构芯片。
发明内容本发明的目的是提供一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，使得同一种设计可适应不同规模的应用需求。为实现上述目的，本发明提供一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法。所述 方法通过在晶圆级将多个可重构算子阵列结构芯片的临近IO相连，单个芯片的未连接IO作为阵列结构的IO被引出，经过切割和封装，从而形成多种规模的阵列结构芯片。步骤如下:步骤一:光刻，在晶圆上所有可重构算子阵列结构芯片的IO处形成连接通孔，在需要连接的IO之间形成通道，其它地方被绝缘的氧化物所覆盖；所述步骤一中需要连接的IO为邻近可重构算子阵列结构芯片相邻边的10，根据需要可以将η个邻近芯片的相邻边的IO相连，η代表等于大于I的整数；所述步骤一中邻近芯片的分布可以是一维线性相邻，也可是二维相邻；步骤二:蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层；所述步骤二中将需要引出的IO通过连接通孔引到第一层金属上，为最后引到芯片外做准备。同时在第一层金属上实现邻近芯片的相邻边的IO的连接。步骤三:光刻，在需要连接出的IO处形成连接通孔，其它地方被绝缘氧化物所覆盖;步骤四:蒸铝，填充IO的连接通孔，露出电性端子；步骤五:在每个电性端子处生长凸点；
步骤六:以凸点之间的区域为界进行切割，得到不同规模的可重构算子阵列结构
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心片；步骤七:在单个独立芯片的外围覆盖一层封装材料，露出凸点。所述步骤七是为了给单个独立的芯片提供一层保护，使其不易被损伤。本发明的有益效果是:本发明提供一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，使得同一种设计可适应不同规模的应用需求。
图1为一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法流程图的实施例；图2为一种装载可重构算子阵列结构芯片的晶圆示意图；图3为一种4个可重构算子阵列结构芯片搭建的更大规模阵列结构示意图；图4至图11为图1所示流程中封装体示意图。
具体实施方式
本申请的特征及优点将通过实施例，结合附图进行说明。本发明提出一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，所述方法通过在晶圆级将多个可重构算子阵列结构芯片的临近IO相连，单个芯片的未连接IO作为阵列结构的IO被引出，从而形成更大规模的阵列结构。该方法可以使得同一种设计可适应不同规模的应用需求。所述方法的步骤如图1所示。步骤一 SlOl:光刻，在晶圆上所有可重构算子阵列结构芯片的IO处形成连接通孔，在需要连接的1O之间形成通道，其它地方被绝缘的氧化物所覆盖。SlOl中所述晶圆即图2中的201，在201上分布着很多可重构算子阵列结构芯片202，其IO分布在四周。根据应用的需要可以将η个邻近芯片的相邻边的IO相连，η代表等于大于I的整数。同时邻近芯片的分布可以是一维线性相邻，也可是二维相邻。203、204、205,206分别为2个、3个、4个、6个芯片组成更大规模的可重构算子阵列结构。
在图三中给出了以二维相邻方式进行规模扩展的可重构算子阵列结构芯片的IO连接示意图。301为单个可重构算子阵列结构芯片，302为10，303为相邻芯片邻近边IO相连的连接线。步骤二 S102:蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层。将SlOl中形成的连接通孔和通道填充铝，形成导电的第一层金属层，没有被通道相连的IO为最后引出芯片外做准备。步骤三S103:光刻，在需要连接出的IO处形成连接通孔，其它地方被绝缘氧化物
所覆盖。步骤四S104:蒸铝，填充IO的连接通孔，露出电性端子。所谓电性端子即可以与外界进行相连的导电引脚。步骤五S105:在每个电性端子处生长凸点。所述S105中的凸点为封装完成后与其它元件连接的单元。
步骤六S106:以凸点之间的区域为界进行切割，得到不同规模的可重构算子阵列结构芯片。步骤七S107:步骤七:在单个独立芯片的外围覆盖一层封装材料，露出凸点。所述S107是为了给单个独立的芯片提供一层保护，使其不易被损伤。在图4至图11中，针对图1中每步流程进行了图示说明。图4中401为晶圆，402为晶圆上的10。图5即对应S101，在402处形成连接通孔501，在需要连接的402之间形成通道502，其它地方被绝缘的氧化物503所覆盖。图6即对应S102，用铝601填充501和502，形成第一层金属层。图7即对应S103，在需要引出的IO处形成连接通孔701，其它地方被绝缘氧化物702覆盖。图8即对应S104，用铝801填充701，802为可导电的电性端子。图9即对应S105，在802上生长凸点901。图10即对应S106，将晶圆进行切割，得到不同规模的可重构算子阵列结构芯片。图11即对应S107，在单个独立的可重构算子阵列结构芯片外围形成一层封装材料1101，为该芯片提供保护。以上内容是结合实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1.一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，所述方法即通过在晶圆级将多个可重构算子阵列结构芯片的临近IO相连，未连接IO引出，经过切割和封装，从而形成更大规模的阵列结构芯片。其特征在于:所述方法步骤一为光刻，在晶圆上所有芯片的IO处形成连接通孔，在需要连接的IO之间形成通道；
2.如权利要求1所述的一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于:所述方法步骤一中需要连接的IO为邻近可重构算子阵列结构芯片相邻边的10，根据需要可以将η个邻近芯片的相邻边的IO相连，η代表等于大于I的整数；
3.如权利要求1所述的一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于:所述方法步骤一中邻近芯片的分布可以是一维线性相邻，也可是二维相邻;
4.如权利要求1所述的一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于:所述方法步骤二为蒸铝，填充步骤一中得到的I的连接通孔以及IO之间的通道，形成第一层金属层；
5.如权利要求1所述的一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于:所述方法步骤三为光刻，在需要连接出的IO处形成连接通孔，其它地方被绝缘氧化物所覆盖；
6.如权利要求1所述的一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于:所述方法步骤四为蒸铝，填充IO的连接通孔，露出电性端子；
7.如权利要求1所述的一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于:所述方法步骤五为在每个电性端子处生长凸点；
8.如权利要求1所述的一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于:所述方法步骤六为以凸点之间的区域为界进行切割，得到不同规模的可重构算子阵列结构芯片；
9.如权利要求1所述的一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于:所述方法步骤七为在单个独立芯片的外围覆盖一层封装材料，露出凸点。
全文摘要
本发明公开了一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，所述方法即通过在晶圆级将多个可重构算子阵列结构芯片的临近IO相连，未连接IO引出，经过切割和封装，从而形成多种规模的阵列结构芯片。步骤包括光刻，在晶圆上所有芯片的IO处形成连接通孔，在需要连接的IO之间形成通道；蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层；光刻，在需要连接出的IO处形成连接通孔；蒸铝，填充IO的连接通孔，露出电性端子；在每个电性端子处生长凸点；切割，得到不同规模的可重构算子阵列结构芯片；单个独立芯片的外围覆盖一层封装材料，提供保护。本发明提供一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，使得同一种设计可适应不同规模的应用需求。
文档编号H01L21/50GK103107103SQ20111035764
公开日2013年5月15日 申请日期2011年11月11日 优先权日2011年11月11日
发明者雍珊珊, 王新安, 蓝晶, 吴承昊, 龙晓波, 高国华 申请人:北京大学深圳研究生院, 南通富士通微电子股份有限公司