专利名称：Mos器件的形成方法及其形成的mos器件的制作方法
技术领域：
本发明涉及半导体制造领域，尤其涉及一种MOS器件的形成方法及利用上述方法形成的MOS器件。
背景技术：
MOS器件是集成电路中的基本元件之一。近年来，半导体行业中出现了采用硅-锗作为源、漏极提高MOS器件性能。已知，在单轴压缩应变从硅-锗源区和漏区直接施加于晶体管的沟道区时，PMOS晶体管的性能可以得到改进。单轴拉伸应变加于沟道区时，NMOS晶体管的性能可以得到改进。
图1至图3所示为现有技术中的采用硅-锗作为源、漏极的MOS器件的制作步骤中形成的各结构示意图。首先，参考图1，所示为普通的MOS结构的截面图。具体地，该结构包括:半导体衬底10、形成在衬底10上的栅极绝缘层11以及栅极12，该栅极绝缘层11以及栅极12的侧边形成有绝缘侧壁13。接着，参考图2，利用自对准，干法刻蚀去除源极及漏极区域的部分半导体衬底10，以备后续形成硅-锗源极与漏极。然后，参考图3，在上述步骤中刻蚀形成的区域上，利用外延法生长硅-锗，以形成源极14与漏极15结构。
然而，本发明人发现，上述做法存在一些缺陷，具体地，图2刻蚀过程中，在半导体衬底10中，即源极与漏极区域分别与半导体衬底10的交接处，尤其是角的区域，会形成一些缺陷。而在后续离子注入形成掺杂区时，为防止离子在硅-锗中扩散过快，需对该源极与漏极进行低温控制，而该缺陷在该低温不能进行很好修复，作为缺陷带入到MOS器件中。这种MOS器件在使用过程中，容易发生源区和漏区向衬底中漏电现象，导致器件的性能变差。
有鉴于此，实有必要提出一种新的MOS器件的形成方法，解决现有的MOS器件在制作过程中，源极与漏极存在缺陷，在使用过程中会出现漏电现象。发明内容
本发明解决的问题是提出一种新的MOS器件的形成方法，解决现有的MOS器件在制作过程中，源极与漏极存在缺陷，在使用过程中会出现漏电现象。
为解决上述问题，本发明提供一种MOS器件的形成方法，包括:
提供半导体衬底；所述半导体衬底至少包括三个区域，其中，第一区域用于形成栅极区，与第一区域相邻的第二区域、第三区域分别用于形成源区与漏区；
利用外延法使所述第一区域的半导体衬底向外延伸生长出外延层；
利用各向同性刻蚀法刻蚀所述外延层形成沟道区；
利用外延法在第二区域、第三区域生长硅-锗，分别形成硅-锗源区结构、漏区结构；
对所述硅-锗源区结构、漏区结构进行掺杂。
可选地，对所述硅-锗源区结构、漏区结构进行掺杂步骤包括轻掺杂与重掺杂，分别形成轻掺杂区与重掺杂区。
可选地，利用外延法生长出外延层步骤包括:在所述半导体衬底上依次形成第一介电层与第二介电层；所述第一介电层与所述第二介电层材质不同；在第二介电层上定义出栅极区域；去除所述栅极区域的所述第一介电层与第二介电层形成第一开口；利用外延法在所述第一开口内生长所述外延层，所述外延层未填充满所述第一开Π ；淀积第三介电层并去除所述第一开口外的第三介电层，所述第三介电层与所述第二介电层材质不同；去除所述第二区域与第三区域的第二介电层。可选地，利用各向同性刻蚀法刻蚀所述外延生长的半导体衬底形成沟道区步骤后，还进行去除第二区域、第三区域的第一介电层步骤，之后进行利用外延法在第二区域、第三区域生长硅-锗，分别形成硅-锗源区结构、漏区结构。 可选地，利用外延法在第二区域、第三区域生长硅-锗，分别形成硅-锗源区结构、漏区结构步骤后，对所述硅-锗源区结构、漏区结构进行重掺杂步骤前，还进行:在所述硅-锗源区结构、漏区结构及所述第三介电层上形成第四介电层并进行抛光至暴露出所述第三介电层；所述第四介电层与所述第三介电层材质不同；去除所述第三介电层以形成第二开口 ；淀积栅极绝缘材质及栅极材质以形成栅极绝缘层与栅极层，并去除第二开口外的栅极绝缘材质及栅极材质；去除所述硅-锗源区结构、漏区结构上的所述第四介电层。可选地，对所述硅-锗源区结构、漏区结构进行掺杂步骤包括:对所述硅-锗源区结构、漏区结构进行轻掺杂；在所述栅极绝缘层与栅极层的两侧边形成侧墙；对所述硅-锗源区结构、漏区结构进行重掺杂，使得所述侧墙下形成轻掺杂区，剩余的所述硅-锗源区结构、漏区结构里形成重掺杂区。可选地，去除所述硅-锗源区结构、漏区结构上的所述第四介电层步骤后，对所述硅-锗源区结构、漏区结构进行轻掺杂前，还进行在所述栅极绝缘层与栅极层的两侧边形成侧壁步骤。可选地，所述MOS器件为P型MOS器件，所述轻掺杂与所述重掺杂步骤中，都为硼离子注入。可选地，所述第一介电层材质为二氧化硅，所述第二介电层材质为氮化硅，所述第三介电层材质也为二氧化硅，所述第四介电层材质为氮化硅，利用磷酸进行所述去除所述栅极区域两边的第二区域、第三区域的第二介电层步骤。可选地，利用HF酸进行所述去除第二区域、第三区域的第一介电层步骤。可选地，利用HF酸进行所述去除所述第三介电层以形成第二开口步骤。可选地，利用磷酸进行所述去除所述硅-锗源区结构、漏区结构上的所述第四介电层步骤。可选地，淀积栅极绝缘材质及栅极材质并去除第二开口外的栅极绝缘材质及栅极材质步骤中，所述栅极绝缘材质为二氧化硅，所述栅极材质为多晶硅。
可选地，利用各向同性刻蚀法刻蚀所述外延生长的半导体衬底形成沟道区步骤中，所述各向同性刻蚀法刻蚀采用湿法刻蚀，刻蚀剂为HF、HN03、醋酸的混合物。
可选地，利用各向同性刻蚀法刻蚀所述外延生长的半导体衬底形成沟道区步骤中，所述各向同性刻蚀法刻蚀采用干法刻蚀，刻蚀剂为SF6或CF4。
本发明还提供一种MOS器件，由上述描述的MOS器件的形成方法而形成。
与现有技术相比，本发明具有以下优点:首先利用外延法形成位于沟道区中的外延层，该外延层与半导体衬底材质及晶格结构完全相同，之后利用各向同性刻蚀法刻蚀该外延层，避免了现有技术自对准法需刻蚀半导体衬底，因而造成在源区与漏区分别与半导体衬底交接处形成大的缺陷(见图2与图3中箭头所示的角的位置，该角越尖锐，其周围出现缺陷几率越大)，减少了在半导体衬底内，即在源区、漏区分别与半导体衬底相交处形成的损伤，因而，形成的MOS器件在使用过程中不易出现漏电现象。
图1至图3是现有技术中的采用硅-锗作为源、漏极的MOS器件的制作步骤中形成的各结构示意图4是本发明提供的MOS器件的形成方法的流程图5至图17是按照图4流程形成的MOS器件的中间结构示意图18是按照图4流程形成的MOS器件的最终结构示意图。
具体实施方式
现有的MOS结构在形成硅-锗源极与漏极时，先采用自对准法刻蚀半导体衬底，该过程会在半导体衬底里形成的大的缺陷。具有该缺陷的MOS结构在使用过程中会出现源区与漏区向衬底中漏电现象。针对这个问题，本发明的发明人提出首先利用外延法形成位于沟道区中的外延层，该外延层与半导体衬底材质及晶格结构完全相同，之后利用各向同性刻蚀法刻蚀该外延层，避免了使用现有技术中采用的自对准法刻蚀半导体衬底，因而，减少了半导体衬底内，即源区、漏区分别与半导体衬底相交处形成的损伤，达到了减小缺陷目的，形成的MOS器件在使用过程中不易出现源区与漏区向衬底中漏电现象。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。由于重在说明本发明的原理，因此，未按比例制图。
图4是本发明提供的MOS器件的形成方法的流程图。图5至图18是按照图4流程形成的MOS器件的中间结构及最终结构的示意图。下面结合图4及图5至图18对本发明的形成MOS器件的方法进行详细描述。为描述方便，以下以P型MOS器件为例介绍。
参照图4,首先,执行S10,提供半导体衬底20,其截面示意图如图5所示；该半导体衬底20至少包括三个区域，其中，第一区域I用于形成栅极区，与第一区域I相邻的第二区域I1、第三区域III分别用于形成源区与漏区。本实施例中，半导体衬底20为硅，也可以根据需要选择锗。
接着,仍参照图4,执行S15,利用外延法使所述第一区域I的半导体衬底20向外延伸生长出外延层(未标识)。本实施例中，由于外延层与半导体衬底20的材质及晶格结构相同。本步骤在具体执行过程中，包括以下步骤S151-S155。执行S151，在所述半导体衬底20上依次形成第一介电层21与第二介电层22，所形成结构的截面示意图如图6所示。其中，所述第一介电层21与所述第二介电层22材质不同。本实施例中，所述第一介电层21材质为二氧化娃,所述第二介电层22材质为氮化娃。其它实施例中，也可以根据需要选择各自材质。执行S152，在第二介电层22上定义出栅极区域；去除位于所述栅极区域的所述第一介电层21与第二介电层22形成第一开口 23，所形成结构的截面示意图如图7所示。本步骤可以采用光刻和刻蚀法。所述光刻是将掩膜板图案转移至第二介电层22上栅极区域的光刻胶上，形成图案化的掩膜。所述刻蚀是以该图案化的掩膜为模板，继续刻蚀第一介电层21与第二介电层22形成第一开口 23。光刻与刻蚀该两种方法都为半导体常用工艺。执行S153，利用外延法在所述第一开口 23内生长外延层，形成结构截面示意图如图8所示。生长的外延层未填充满所述第一开口 23。本步骤中的外延法可以为分子束外延，工艺可以采用现有的工艺。执行S154，淀积第三介电层24并去除所述第一开口 23外的第三介电层24，形成结构的截面示意图如图9所示，第一开口 23的剩余区域被填充满。所述第三介电层24与所述第二介电层22材质不同。本实施例中，所述第三介电层24材质也为二氧化硅。执行S155，去除所述栅极区域两边的第二区域II与第三区域III的第二介电层22，形成结构截面示意图如图10所示。本步骤中，第二介电层22材质为氮化硅，去除方法可以采用磷酸，优选热磷酸。上述步骤完成后，第二区域II与第三区域III的第一介电层21仍存在，在步骤S20执行过程中，起到保护所述第二区域II与第三区域III的半导体衬底20的目的。可以理解的是，本步骤中的第一介电层21也可以采用其它层，该层的材质在各向同性刻蚀过程中可以起到保护作用即可。然后，参照图4，执行S20，利用各向同性刻蚀法刻蚀所述外延层形成沟道区，形成结构的截面示意图如图11所示。本步骤可以采用湿法刻蚀，刻蚀剂为HF、HN03、醋酸的混合物；也可以采用干法刻蚀，刻蚀剂为SF6, CF4等。采用本步骤的各向同性刻蚀，由于源区和漏区底部有第一介电层21的存在，因而，不会造成大的源区、漏区衬底的缺陷。再接着，执行步骤S21，去除第二区域I1、第三区域III的第一介电层21。第一介电层21材质为二氧化硅，该去除方法可以采用HF酸。然后执行S25，利用外延法在第二区域I1、第三区域III生长硅-锗，分别形成硅-锗源区结构25、硅-锗漏区结构26，所形成结构的截面示意图如图12所示。该外延法例如也为分子束外延法，可以采用现有技术中的工艺。然后执行S26，在所述硅-锗源区结构25、漏区结构26及所述第三介电层24上形成第四介电层27并进行抛光至暴露出所述第三介电层24，所形成结构的截面示意图如图13所示。所述第四介电层27与所述第三介电层24材质不同。本实施例中，所述第四介电层27材质为氮化娃。然后执行S27，去除所述第三介电层24以形成第二开口 28，所形成结构的截面示意图如图14所示。第三介电层24材质为二氧化硅，采用HF酸去除。
执行S28，淀积栅极绝缘材质及栅极材质并去除第二开口 28外的栅极绝缘材质及栅极材质，以分别形成栅极绝缘层29及栅极30，形成结构截面示意图如图15所示，所述第二开口 28被填充满。本实施例中，所述栅极绝缘层29材质为二氧化硅，所述栅极30材质为多晶硅，淀积工艺可以采用现有工艺。
执行S29，去除所述硅-锗源区结构25、漏区结构26上的所述第四介电层27，所形成结构的截面示意图如图16所示。
之后，参照图4，执行S30，对所述硅-锗源区结构25、漏区结构26进行轻掺杂与重掺杂，分别形成轻掺杂区与重掺杂区。本步骤在执行过程中，包括以下步骤S301-S304。
首先执行S301，在所述栅极绝缘层29与栅极30的两侧边各形成一个侧壁31，参见图17所示。该侧壁31可以避免S302步骤中的离子注入对栅极30及栅极绝缘层29造成影响。在其它实施例中，本步骤可以省略。
接着执行S302，对所述硅-锗源区结构25、漏区结构26进行轻掺杂，所形成结构的截面示意图如图17所示；本步骤等离子注入为硼离子。注入深度及浓度根据需要设定。
然后执行S303，在所述栅极绝缘材质及栅极材质的两侧边形成侧墙32，参见图18所示。侧墙32形成步骤可以采用回蚀。
之后执行S304，对所述硅-锗源区结构25、漏区结构26进行重掺杂。
经过上述步骤，形成的MOS器件的截面结构如图18所示，侧墙32下形成了轻掺杂区，剩余的所述硅-锗源区结构25、漏区结构26里形成重掺杂区。本步骤等离子注入为硼离子。注入深度及浓度根据需要设定。
本实施例中，所述MOS器件为P型MOS器件，所述轻掺杂与所述重掺杂步骤中，都为硼离子注入，例如硼或者氟化硼等。其它实施例中，MOS器件也可以为N型器件，相应地，离子注入N型离子。
综上，与现有技术相比，上述形成MOS器件的方法具有以下优点:首先利用外延法形成位于沟道区中的外延层，该外延层与半导体衬底材质及晶格结构完全相同，之后采用介电层保护半导体衬底，然后利用各向同性刻蚀法刻蚀该外延层，避免了现有技术自对准法刻蚀半导体衬底过程中在源区与漏区分别与半导体衬底交接处形成的缺陷，因而，形成的MOS器件在使用过程中不会出现源区、漏区向半导体衬底中漏电现象。
本发明还提供一种MOS器件，由上述描述的MOS器件的形成方法而形成。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种MOS器件的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底至少包括三个区域，其中，第一区域用于形成栅极区，与第一区域相邻的第二区域、第三区域分别用于形成源区与漏区； 利用外延法使所述第一区域的半导体衬底向外延伸生长出外延层； 利用各向同性刻蚀法刻蚀所述外延层形成沟道区； 利用外延法在第二区域、第三区域生长硅-锗，分别形成硅-锗源区结构、漏区结构； 对所述硅-锗源区结构、漏区结构进行掺杂。
2.根据权利要求1所述的MOS器件的形成方法，其特征在于，对所述硅-锗源区结构、漏区结构进行掺杂步骤包括轻掺杂与重掺杂，分别形成轻掺杂区与重掺杂区。
3.根据权利要求1所述的MOS器件的形成方法，其特征在于，利用外延法生长出外延层步骤包括: 在所述半导体衬底上依次形成第一介电层与第二介电层，所述第一介电层与所述第二介电层材质不同； 在第二介电层上定义出栅极区域，去除所述栅极区域的所述第一介电层与第二介电层，形成第一开口 ； 利用外延法在所述第一开口内生长所述外延层，所述外延层未填充满所述第一开口 ；淀积第三介电层并去除所述第一开口外的第三介电层，所述第三介电层与所述第二介电层材质不同 ； 去除所述第二区域与第三区域的第二介电层。
4.根据权利要求3所述的MOS器件的形成方法，其特征在于，利用各向同性刻蚀法刻蚀所述外延层形成沟道区步骤后，还进行去除第二区域、第三区域的第一介电层步骤，之后进行所述利用外延法在第二区域、第三区域生长硅-锗，分别形成硅-锗源区结构、漏区结构的步骤。
5.根据权利要求4所述的MOS器件的形成方法，其特征在于，利用外延法在第二区域、第三区域生长硅-锗，分别形成硅-锗源区结构、漏区结构步骤后，对所述硅-锗源区结构、漏区结构进行掺杂步骤前，还进行:在所述硅-锗源区结构、漏区结构及所述第三介电层上形成第四介电层并进行抛光至暴露出所述第三介电层；所述第四介电层与所述第三介电层材质不同； 去除所述第三介电层以形成第二开口； 淀积栅极绝缘材质及栅极材质以形成栅极绝缘层与栅极层，并去除第二开口外的栅极绝缘材质及栅极材质； 去除所述硅-锗源区结构、漏区结构上的所述第四介电层。
6.根据权利要求5所述的MOS器件的形成方法，其特征在于，对所述硅-锗源区结构、漏区结构进行掺杂步骤包括: 对所述硅-锗源区结构 、漏区结构进行轻掺杂； 在所述栅极绝缘层与栅极层的两侧边形成侧墙； 对所述硅-锗源区结构、漏区结构进行重掺杂，使得所述侧墙下形成轻掺杂区，剩余的所述硅-锗源区结构、漏区结构里形成重掺杂区。
7.根据权利要求6所述的MOS器件的形成方法，其特征在于，去除所述硅-锗源区结构、漏区结构上的所述第四介电层步骤后，对所述硅-锗源区结构、漏区结构进行轻掺杂前，还进行在所述栅极绝缘层与栅极层的两侧边形成侧壁步骤。
8.根据权利要求2所述的MOS器件的形成方法，其特征在于，所述MOS器件为P型MOS器件，所述轻掺杂与所述重掺杂步骤中，都为P型离子注入。
9.根据权利要求5所述的MOS器件的形成方法，其特征在于，所述第一介电层材质为二氧化硅，所述第二介电层材质为氮化硅，所述第三介电层材质也为二氧化硅，所述第四介电层材质为氮化硅，利用磷酸进行所述去除所述栅极区域两边的第二区域、第三区域的第二介电层的步骤。
10.根据权利要求9所述的MOS器件的形成方法，其特征在于，利用HF酸进行所述去除第二区域、第三区域的第一介电层的步骤。
11.根据权利要求9或10所述的MOS器件的形成方法，其特征在于，利用HF酸进行所述去除所述第三介电层以形成第二开口的步骤。
12.根据权利要求11所述的MOS器件的形成方法，其特征在于，利用磷酸进行所述去除所述硅-锗源区结构、漏区结构上的所述第四介电层的步骤。
13.根据权利要求5所述的MOS器件的形成方法，其特征在于，所述栅极绝缘材质为二氧化硅，所述栅极材质为多晶硅。
14.根据权利要求1所述的MOS器件的形成方法，其特征在于，利用各向同性刻蚀法刻蚀所述外延层形成沟道区步骤中，所述各向同性刻蚀法刻蚀采用湿法刻蚀，刻蚀剂为HF、HNO3、醋酸的混合物。
15.根据权利要求1所述的MOS器件的形成方法，其特征在于，利用各向同性刻蚀法刻蚀所述外延层形成沟道区步骤中，所述各向同性刻蚀法刻蚀采用干法刻蚀，刻蚀剂为SF6或CF4。
16.一种MOS器件，其特征在于，根据上述任一权利要求所述的MOS器件的形成方法而形成。
全文摘要
本发明提供一种MOS器件的形成方法，包括首先，提供至少包括三个区域的半导体衬底，其中，第一区域用于形成栅极区，与第一区域相邻的第二、三区域分别用于形成源区与漏区；接着，利用外延法使所述第一区域的半导体衬底向外延伸生长出外延层；然后，利用各向同性刻蚀法刻蚀该外延层形成沟道区；再接着，利用外延法在第二、三区域生长硅-锗，分别形成硅-锗源区结构、漏区结构；之后，对该硅-锗源区结构、漏区结构进行掺杂。本发明还提供了利用上述方法形成的MOS器件。采用本发明的技术方案，避免了常规做法中刻蚀源漏区给硅衬底带来的损伤，达到了减小缺陷目的，形成的MOS器件在使用过程中不易发生漏电现象。
文档编号H01L29/78GK103137480SQ20111038287
公开日2013年6月5日 申请日期2011年11月25日 优先权日2011年11月25日
发明者刘金华 申请人:中芯国际集成电路制造(上海)有限公司