陷阱电荷俘获型快闪存储器阵列结构及其操作方法

专利名称：陷阱电荷俘获型快闪存储器阵列结构及其操作方法
技术领域：
本发明涉及非挥发存储器技术领域，特别涉及一种陷阱电荷俘获型的快闪存储器阵列结构及其操作方法。
背景技术：
快闪(FLASH)存储器具有存储数据掉电后仍然不会丢失的特点，特别适用于移动通讯和计算机存储部件等领域。
传统的NOR FLASH阵列是单管并行架构，如图1所示。擦除以块为单位进行。受工艺和操作条件等多种因素影响，擦除操作会导致一定比例的单元产生过擦除，过擦除单元的阈值电压为负，即擦除过量。如图1所示，在对A单元进行读取时，若B单元存在过擦除，其阈值电压为负值，会产生漏电，使位线BLl上的电流为A、B两个单元所共有，从而引起读取错误和冗余功耗。独立式NOR FLASH—般是引入复杂的算法解决过擦除的问题，例如 在擦除之后，进行擦除验证；如果存在过擦除的单元，则对整个块再进行软编程操作，将阈值电压用一个低电压编程到零以上。如此反复的进行验证与软编程，直至过擦除单元的比例满足要求。这样复杂的算法，增加了外围控制电路的复杂度。
对于eN0R(嵌入式NOR) FLASH，显然上面的方法并不适合，会大大增加整个系统的复杂性。因此，对于eNOR FLASH—般采取双管并行架构解决过擦除问题。如图2所示，通过在每个存储单元的源端设置一个MOSFET (金属氧化物半导体场效应晶体管)控制该存储单元是否被选择。这样即使擦除后，B单元产生了过擦除的现象，在对A单元进行读取时， 由于与B单元串联的选择管B’是关断的，故不会漏电影响位线BLl的电流。这种方法可以简化外围控制电路，但是由于采用双管结构，导致存储密度大大降低。
因此，需要一种低功耗、高密度、外围控制电路简单的NOR FLASH阵列的非挥发存储器。发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是解决现有的NOR FLASH阵列的非挥发存储器功耗高、存储密度低、外围控制电路复杂的问题。
为达到上述目的，本发明一方面提出一种陷阱电荷俘获型快闪存储器阵列结构， 包括衬底以及形成在所述衬底上的二维存储器阵列结构。其中，所述二维存储器阵列结构包括沿第一方向的多个并行排列的存储单元列，每个所述存储单元列包括多个存储单元， 每个所述存储单元为硅-氧化层-氮化硅-氧化层-硅型SONOS存储器，它包含位于所述衬底上的沟道区，位于所述沟道区之上的由隧穿氧化层、氮化硅层、阻挡氧化层及多晶硅栅极层依次排列形成的栅结构，以及位于所述栅结构第一边缘处所述衬底中的源端和位于所述栅结构第二边缘处所述衬底中的漏端，相邻所述存储单元之间相互隔离；沿第二向的多条并行排列的字线，和所述存储单元的栅极层相连接；沿第二方向的一条源线，将所有所述存储单元的源端连接；沿第一方向的多条并行排列的位线，分别与每个所述存储单元列相匹配，并与所述字线、源线交叉排列，和所述存储单元的漏端相连接。
在本发明实施例中，所述陷阱电荷俘获型快闪存储器阵列结构的存储单元列中的相邻两个所述存储单元反向串联，以使相邻两个所述存储单元的源端连接在所述源线上， 或者相邻两个所述存储单元的漏端连接在同一条位线上，以提高空间利用率。
在本发明实施例中，所述陷阱电荷俘获型快闪存储器阵列结构的衬底可以为ρ型半导体衬底，所述存储单元的结构包括形成在所述P型半导体衬底上的P阱和形成在所述 P阱上的所述沟道区，所述沟道区为非均勻掺杂，水平方向掺杂情况为Ρ+/Π-/Ρ+，或者P+/ P-/P+，或者P+/耗尽区/P+。具有该结构的单个存储单元可以存储两位信息，分别存储于存储单元的源端和漏端附近的存储媒介中，其中一位作为存储位，另一位作为选择位。即每个存储单元从功能上可以等效为一个存储管加一个选择管，该存储管和选择管是由一个栅控制的，即二者是在一个管(S0N0S存储器)中实现的，故由这种SONOS存储器构成的NOR FLASH阵列称为单管并行架构。该架构既可以提高存储密度，又可以避免过擦除带来的问题，简化外围控制电路。
本发明另一方面还提出了陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，包括读取、编程以及擦除操作。
在本发明实施例中，所述读取操作包括所述存储器的衬底接地；对连接到选中存储单元的选中位线施加正的第一读取电压，所述第一读取电压优选为OV至2V)，对其余未选中位线施加正的第三读取电压，所述第三读取电压优选为2V至8V ；对连接到选中存储单元的选中字线施加正的第二读取电压，第二读取电压优选为2V至6V)，其余未选中字线接地；对所述源线施加所述第三读取电压)。
在对NOR FLASH阵列中某个存储单元进行读取时，对其邻近的存储单元可能产生串扰，从而导致错误的读取结果。为解决这种串扰问题，在本发明一个优选的实施例中采取调节漏端电压的读取方法，即保持所述第三读取电压不变，适当地提高所述第一读取电压。由于源漏的电压差减小，选中位线的存储单元源端的DIBL(Drain induction barrier lower漏极感应势垒降低)效应降低，使整个选中列内的存储单元的阈值电压升高，漏电流明显减小，从而减小对选中单元读取电流的影响，降低错误率，同时降低了电路的读取功^^ ο
在本发明实施例中，采用BBHH(band-to-band hot hole injection带带隧穿热空穴注入)方式编程。所述编程操作包括所述存储器的衬底接地；对连接到选中存储单元的选中位线施加正偏电压，其余未选中位线接地；对连接到选中存储单元的选中字线施加负偏电压，其余未选中字线接地；所述源线浮空或接地。其中，所述正偏电压优选为2V至 6V，所述负偏电压优选为-4V至-15V。这种情况下，被选中的存储器单元的漏端附近的氮化硅层中的电荷陷阱俘获中心将俘获被注入空穴，从而改变选中存储单元的阈值电压，注入的空穴在氮化硅层中分布的区域和电子相比较窄，可以一定程度上避免左右两比特间的串扰，有利于器件尺寸的减小。
在本发明实施例中，采用FN(R)Wler-Nordheim隧穿注入)方式擦除。所述擦除操作包括所述存储器的衬底接地；对所有所述字线施加正的第一擦除电压；所有的所述位线以及所述源线浮空或接地。其中，所述第一擦除电压优选为5V至20V。这种情况下，被选中的存储器单元漏端附近的氮化硅层中的电荷陷阱俘获中心将俘获被注入电子，中和掉编程操作时注入的部分空穴。
在本发明另一个实施例中，所述擦除操作还可以采取如下方法对所有所述字线施加正的第二擦除电压；对所述存储器的衬底以及所有所述位线施加与所述第二擦除电压相等的负的第三擦除电压；所述源线浮空。采用这种方法，可以减小正擦除电压的大小，简化外围电路，提高操作的可靠性。
本发明提供一种陷阱电荷俘获型快闪存储器阵列结构及其操作方法，通过SONOS 双位存储器单元构建NOR FLASH阵列，实现单管并行架构。该快闪存储器阵列结构运用于独立式NOR FLASH，可以简化外围电路，提高擦除速度；运用于嵌入式NOR FLASH，可以避免过擦除引起的漏电及读取错误问题，在降低电路功耗的同时大大提高存储密度。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。


本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中
图1为现有技术中的NOR FLASH阵列的单管并行架构示意图2为现有技术中的eNOR FLASH阵列的双管并行架构示意图3为本发明实施例的电荷俘获型SONOS存储器的剖面示意图4为图3所示的SONOS存储器的逻辑等效图5为本发明实施例的以SONOS存储器为存储单元构成的NOR FLASH阵列的等效结构图6为本发明实施例的SONOS存储器在读取操作中各偏置电压示意图7为本发明实施例的SONOS存储器在在读取操作中沿沟道的能带分布图8为在源漏电压较低的情况下，存储单元栅压Ve与漏端电流Ids的关系曲线图9为在合适的源端电压的情况下，存储单元栅压Ve与漏端电流Ids的关系曲线图10为在保持源端电压不变，适当的提高漏端电压的情况下，存储单元栅压Ve与漏端电流Ids的关系曲线图11为本发明实施例的SONOS存储器在编程操作中各偏置电压示意图12为本发明实施例的SONOS存储器在擦除操作中各偏置电压示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、 “后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本发明提出一种陷阱电荷俘获型快闪存储器阵列结构及其操作方法。下面结合

本发明的具体实施方式
。
图3所示的为本发明实施例的电荷俘获型SONOS存储器300的剖面示意图。SONOS 存储器300位于衬底100上，在本实施例中，衬底100为ρ型半导体衬底。多位存储器300 包括位于P型半导体衬底100上的ρ阱200 ；位于ρ阱200上的沟道区308，沟道区308为非均勻掺杂，水平方向掺杂情况为P+/n_/p+ (如图3所示)，或者p+/p-/p+，或者ρ+/耗尽区 /P+ ；在沟道区308以上依次为由隧穿二氧化硅层304、用于电荷俘获的氮化硅层303、二氧化硅层302组成的复合介质层，以及在复合介质层上是起控制作用的多晶硅控制栅301，与复合介质层共同构成栅结构；在P阱上面不均勻沟道308左边位于栅结构第一边缘处衬底中的源端306 ；在ρ阱上面不均勻沟道308右边位于栅结构第二边缘处衬底中的漏端305。
图4所示为SONOS存储器300的逻辑等效图。如图4所示，SONOS存储器300从功能上可以等效为两个晶体管402和403，晶体管402和403之间串联一个等效电阻R。参考图3，具有该结构的存储器可以存储两位信息bitl和bit2，分别存储于存储单元的源端306 和漏端305附近的存储媒介(氮化硅层30 中，其中bitl作为存储位，bit2作为选择位。 即两个晶体管402和403中的一个为存储管，另一个为选择管，二者共用栅极401 (对应图 3中的栅301)，即相当于在一个晶体管300中实现双管功能，晶体管300的源端404(对应图3中的源端306)和漏端405 (对应图3中的漏端305)如图4所示。
由上述SONOS存储器构成的NOR FLASH阵列可以称为单管并行架构。图5所示为以SONOS存储器300为存储单元构成的NOR FLASH阵列的等效结构图。如图5所示，该存储器阵列结构包括多个存储单元分别沿行方向(第二方向)和列方向(第一方向)二维排列， 相邻存储单元之间相互隔离，例如可以采用同方向重复排列的浅槽隔离结构(STI)进行隔离。所述存储单元即为图4所示的SONOS存储器300。其中，同一行的每个存储单元300的栅极401通过字线WL连接，故阵列中包括多条沿第二方向并行排列的字线WL(如图5所示的WL1、WL2)；阵列中每个存储单元300的源端404通过一条源线SL连接(如图5所示的 SL)，即阵列中的各个存储单元300是共源的；同一列的每个存储单元300的漏端405通过位线BL连接，故阵列中包括多条沿第一方向并行排列的位线BL(如图5所示的BL1、BL2、 BL3)。位线BL与字线WL、源线SL交叉排列，并且存储单元列中的相邻两个存储单元300反向串联，从而使相邻两个存储单元300的源端404连接在源线SL上，或者漏端405连接在同一条位线BL上，以有利于提高空间利用率。
下面说明根据本发明实施例的陷阱电荷俘获型快闪存储器阵列结构的操作方法。 具体包括三种操作读取、编程和擦除。
(1)读取操作
假设选中图5中的存储单元A A’进行读取。其操作为对存储单元A A’所在位线BLl施加正的第一读取电压Ved，Ved电压范围可以为OV至2V，对BL2等未选中的位线施加正的第三读取电压Vks，Vks电压范围可以为2V至8V;对存储单元A A’所在字线WLl施加正的第二读取电压，Veg电压范围可以为2V至6V, WL2等未选中的字线接地；对源线SL 施加第三读取电压Vks ；使ρ阱200接地。该电压施加情况反映到含有A A’存储位的SONOS 存储器300上，如图6所示，器件的源端306施加电压Vs = Vks，器件的漏端305施加电压 Vd = Vkd，器件的栅301施加电压Ve = VKe。其中，bitl (源端附近的存储媒介)对应存储单元A A’的选择位A’，bit2(漏端附近的存储媒介)对应存储单元A A’的存储位A，bitl和 bit2共用一个栅301。读取原理为在施加的电压偏置条件下，对于所选中器件300，其源端306由于施加了较大的电压，故源端306的信息被屏蔽掉，此时读取的结果即为漏端305 存储的信息。
图7为施加电压偏置后沿沟道的能带分布，图中清楚的反映出读取电压将源端屏蔽之后，根据漏端是否有空穴存在，从而获知漏端的状态。
图8所示为存储单元栅压Ve与漏端电流Ids的关系曲线图。图中三条曲线分别为在源漏电压较低的情况下，处于编程态的存储位IpMg-。ell、处于擦除态的存储位ICTase-。ell以及选择位Isel的单元栅压Ve与漏端电流Ids的关系。其中，Vtw为处于编程态的存储位的阈值电压，Vte为处于擦除态的存储位的阈值电压，Vts为选择位的阈值电压。由于选择位永远不会进行编程操作，故选择位一直处于擦除态，每次对存储位进行擦除操作时会对该选择位产生少量影响，致使处于擦除态的选择位阈值电压高于处于擦除态的存储位。从图中还可得知，对存储位编程后，存储位的阈值电压由正电压Vte变为负电压vtw。
如图6所示，在合适的Vks电压下，由于源端306会产生DIBL效应，使器件的各阈值电压较之在源漏电压较低的情况下均(如图8所示)有所降低。如图9所示，处于擦除态的选择位和存储位的阈值电压Vts、Vte均有所下降。虚线为Vks较小时，处于编程态的存储位、处于擦除态的存储位以及选择位的Ids-Ve电流曲线(与图8所示三种状态对应)，实线为施加合适的源端读取电压Vks后，处于编程态的存储位Iprag_。ell和处于擦除态的存储位 Ierase-cell的Ids_Vg电流曲线。在实施例中，取Vrs = Vdd (Vdd代表电源电压，Vrd = 0。在栅极电压Vrg的作用下，存储位A若处于编程态，会产生Iprag大小的电流；存储位A若处于擦除态， 会产生Ierase大小的电流。电流Ierase和Iprag经过位线BLl送入SA(Sensitive amplifier, 灵敏放大器)，由SA电路完成对存储位的读取。
在阵列中对某个存储单元(如图5中的单元AA’)进行读取时，会对其周围相邻存储单元产生串扰，如图5所示的B B’、C C’单元。其中B’、C’分别为存储位B、C对应的选择位。对AA’进行读取时，由于源线SLl施加Vks电压，同时位线BLl施加Ved电压，未被选择的B B’、C C’单元也会受这些电压的影响。由于对C C’单元的影响很小，可以忽略，这里只分析对B B’单元的影响。未选中的位线WL2接地，对于B B’单元，相当于Ve = 0，会产生如图9所示Ileak大小的漏电流。该漏电流经过位线BLl进入SA，因此当Ileak不是足够小时，可能影响AA’单元的读取，产生错误的读取结果。
为了解决这种串扰问题，本发明一个优选的实施例提出针对该阵列结构的漏端电压调节的读取方法。如图10所示，在保持源端电压Vks不变的情况下，适当的提高漏端电压Ved,例如在本实施例中，取Vks = Vdd，Fm= ^^，由于源漏的电压差减小，DIBL效应降低，器件阈值电压升高。同时漏端电压Vkd提高，也使电流曲线向右平移。从图10中可以看出，漏电流Ileak明显减小，这样减小了对AA’单元读取的影响，降低错误率，同时降低了电路读取功耗。
(2)编程操作
本发明实施例采用BBHH(band-to-band hot hole injection带带隧穿热空穴注入)方式编程。编程操作为对选中存储单元的位线BL施加正偏电压VTO，Vw优选为2V 至6V，其余未选中的位线接地；对选中存储单元的字线WL施加负偏电压Vwe，Vwe优选为-4V 至-15V，其余未选中字线接地；源端SL浮空或者接地；使ρ阱接地。该电压施加情况反映到该选中存储单元的存储器器件300上，如图11所示，器件的源端306浮空或者接地，器件的漏端305施加电压Vd = Vw,器件的栅301施加电压Ve = Vwe。在这种情况下，被选中的存储器单元的漏端附近的氮化硅层中的电荷陷阱俘获中心将俘获被注入空穴，从而改变选中存储单元的阈值电压，注入的空穴在氮化硅层中分布的区域和电子相比较窄，可以一定程度上避免左右两比特间的串扰，有利于器件尺寸的减小。
编程原理为当漏极端加正电压，栅极连接较高负电压且衬底接地时，在栅极和漏极的交迭区建立一个高的纵向电场，而漏结和衬底的pn结则偏置在高的反向横向电场下。 在纵向电场和横向电场的共同作用下，漏结边的能带向上弯曲，发生深耗尽。当能带弯曲大于硅的禁带宽度时，价带中电子能够穿越势垒隧穿到导带中形成电子-空穴对，即发生了带带隧穿效应。带带隧穿产生的电子将被漏极收集而空穴在p-n结横向电场的加速下大部分会越过结区被衬底收集，其中少部分能量较高的空穴在栅极电场的吸引下会越过Si/ Si02势垒注入到氮化硅层中，即发生了带带隧穿热空穴注入。空穴被注入到漏极区上方的氮化硅层中，由于空穴的注入沿沟道的能带会发生变化，与空穴注入区域对应的部分能带向下弯曲，从而实现了信息的存储。
(3)擦除操作
本发明实施例擦除操作是基于沟道F-N隧穿注入效应。擦除操作为对所有的字线WL施加正的第一擦除电压Vpp，Vpp优选5V至20V ；所有的源线SL和位线BL浮空或接地； 使P阱接地。该电压施加情况反映到该选中存储单元的存储器器件300上，如图12所示， 器件的源端306和漏端305浮空或者接地，器件的栅301施加电压Ve = Vpp。这种情况下， 被选中的存储器单元漏端附近的氮化硅层中的电荷陷阱俘获中心将俘获被注入电子，中和掉编程操作时注入的部分空穴。
如图12所示，在施加的电压偏置条件下，在氮化硅层303和沟道之间建立一个强电场，沟道中的电子将通过F-N隧道穿通效应隧穿到氮化硅层303中，与其中的空穴中和， 从而进行多位存储器单元401的擦除操作。由于沟道F-N隧穿效应为沿整个沟道的均勻隧穿，而实际中则只需要使编程操作时注入的空穴区域注入电子即可，然而，由于多位存储器单元401的沟道为不均勻沟道，故在F-N隧穿过程中沿沟道横向的电子隧穿几率也存在差异，在沟道P型区所对应区域，纵向电场较大，电子隧穿几率较大，在沟道N型区所对应区域的纵向电场较小，电子隧穿几率较小，以此实现了沟道F-N隧穿效应的不均勻隧穿。
可选地，本发明实施例提供另一种擦除方式对所有的字线WL施加正的第二擦除电压Vpp' , Vpp'小于Vpp;对所有的位线BL和P阱施加大小相等的负电压-Vpp'；源线SL 浮空。采用这种方法，可以减小栅压Vpp的大小，简化外围电路，提高擦除操作的可靠性。
本发明提供一种陷阱电荷俘获型快闪存储器阵列结构及其操作方法，通过SONOS双位存储器单元构建NOR FLASH阵列，实现单管并行架构。该快闪存储器阵列结构运用于独立式NOR FLASH，可以简化外围电路，提高擦除速度；用于嵌入式NOR FLASH，可以避免过擦除引起的漏电及读取错误问题，同时大大提高存储密度。并且，针对该快闪存储器阵列结构提供的漏端电压调节的读取方法，可以明显减小漏电流，降低读取错误率，同时降低读取功耗。另外，针对该快闪存储器阵列结构提供的反向电压擦除方法，可以减小栅压，简化外围电路，提高擦除操作的可靠性。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
权利要求
1.一种陷阱电荷俘获型快闪存储器阵列结构，包括衬底以及形成在所述衬底上的二维存储器阵列结构，其中，所述二维存储器阵列结构包括沿第一方向的多个并行排列的存储单元列，每个所述存储单元列包括多个存储单元， 每个所述存储单元为硅-氧化层-氮化硅-氧化层-硅型存储器，它包含位于所述衬底上的沟道区，位于所述沟道区之上的由隧穿氧化层、氮化硅层、阻挡氧化层及多晶硅栅极层依次排列形成的栅结构，以及位于所述栅结构第一边缘处所述衬底中的源端和位于所述栅结构第二边缘处所述衬底中的漏端，相邻所述存储单元之间相互隔离；沿第二方向的多条并行排列的字线，和所述存储单元的栅极层相连接；沿所述第二方向的一条源线，将所有所述存储单元的源端连接；沿所述第一方向的多条并行排列的位线，分别与每个所述存储单元列相匹配，并与所述字线、源线交叉排列，和所述存储单元的漏端相连接。
2.如权利要求1所述的陷阱电荷俘获型快闪存储器阵列结构，其特征在于，每个所述存储单元包含两位信息，其中一位为存储位，另一位为选择位。
3.如权利要求1所述的陷阱电荷俘获型快闪存储器阵列结构，其特征在于，所述存储单元列中的相邻两个所述存储单元反向串联，以使相邻两个所述存储单元的源端连接在所述源线上，或者相邻两个所述存储单元的漏端连接在同一条位线上。
4.如权利要求1所述的陷阱电荷俘获型快闪存储器阵列结构，其特征在于，所述衬底为P型半导体衬底，所述存储单元的结构包括形成在所述P型半导体衬底上的P阱和形成在所述P阱上的所述沟道区，所述沟道区为非均勻掺杂，水平方向掺杂情况为Ρ+/Π-/Ρ+，或者p+/p-/p+，或者P+/耗尽区/P+。
5.一种如权利要求1-4中任一项所述的陷阱电荷俘获型快闪存储器阵列的操作方法， 其特征在于，包括读取、编程以及擦除操作。
6.如权利要求5所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述读取操作包括所述存储器的衬底接地；对连接到选中存储单元的选中位线施加正的第一读取电压，对其余未选中位线施加正的第三读取电压；对连接到选中存储单元的选中字线施加正的第二读取电压，其余未选中字线接地；对所述源线施加所述第三读取电压。
7.如权利要求6所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述第一读取电压为OV至2V。
8.如权利要求6所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述第二读取电压为2V至6V。
9.如权利要求6所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述第二读取电压为2V至8V。
10.如权利要求6所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，保持所述第三读取电压不变，提高所述第一读取电压，以减小对选中存储单元的读取干扰。
11.如权利要求5所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述编程操作包括所述存储器的衬底接地；对连接到选中存储单元的选中位线施加正偏电压，其余未选中位线接地；对连接到选中存储单元的选中字线施加负偏电压，其余未选中字线接地；所述源线浮空或接地。
12.如权利要求11所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于， 所述正偏电压为2V至6V。
13.如权利要求11所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于， 所述负偏电压为-4V至-15V。
14.如权利要求5所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述擦除操作包括所述存储器的衬底接地；对所有所述字线施加正的第一擦除电压；所有的所述位线以及所述源线浮空或接地。
15.如权利要求14所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于， 所述第一擦除电压为5V至20V。
16.如权利要求5所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述擦除操作包括对所有所述字线施加正的第二擦除电压；对所述存储器的衬底以及所有所述位线施加与所述第二擦除电压相等的负的第三擦除电压；所述源线浮空。
全文摘要
本发明提供一种陷阱电荷俘获型快闪存储器阵列结构，包括衬底以及形成在衬底上的二维存储器阵列结构。其中，二维存储器阵列结构包括沿第一方向的多个并行排列的存储单元列，每个存储单元列包括多个存储单元，每个存储单元为硅-氧化层-氮化硅-氧化层-硅型SONOS存储器，相邻存储单元之间相互隔离；沿第二方向的多条并行排列的字线，和存储单元的栅极层相连接；沿第二方向的一条源线，将所有存储单元的源端相连接；沿第一方向的多条并行排列的位线，和存储单元的漏端相连接。该阵列结构运用于独立式NOR FLASH，可以简化外围电路，提高擦除速度；运用于嵌入式NOR FLASH，可以避免过擦除引起的漏电和读取错误问题，降低电路功耗，同时提高存储密度。
文档编号H01L27/115GK102509727SQ20111039804
公开日2012年6月20日 申请日期2011年12月2日 优先权日2011年12月2日
发明者刘利芳, 潘立阳 申请人:清华大学