专利名称：一种优化嵌入式stt-ram性能与硬件耗费的异构设计方法
技术领域：
本发明涉及新型存储器技术与计算机存储体系结构设计方法，具体涉及一种异构设计策略与方法，用以优化高性能处理器和移动终端SoC芯片中嵌入式自旋力矩转移随机存储器的整体性能与硬件耗费。
背景技术：
自旋力矩转移随机存储器(Spin-Torque Transfer Random Access Memory,以下简称STT-RAM)作为新一代磁电阻随机存储器(Magnetic RAM)技术是最受业界关注的新型存储技术之一。与传统存储器技术相比，STT-RAM具有非易失、存储密度高、可微缩能力强、 读写速度快和静态功耗低等多种优点，具有作为系统级芯片(System on Chip，SoC)和高性能处理器中的通用存储器(Universal Memory)的潜力。采用STT-RAM作为系统级芯片和处理器的嵌入式存储器有诸多技术优点。一方面，STT-RAM的存储密度高，可有效提高片上存储器的容量，缓解日益严重的“存储墙”问题；另一方面，STT-RAM的存储阵列几乎没有漏电功耗，因此还可进一步缓解高性能芯片 (特别是电池供电系统芯片)在功耗与热设计等方面的瓶颈。再者，STT-RAM的由于其非易失性，还可取代NOR或NAND闪存存储器，为系统级芯片提供非易失性存储和快速热启动 (instant-on)等功能。因此，STT-RAM的目标是通用存储器，它有可能改变传统芯片系统中静态随机存储器、动态随机存储器和非易失性的闪存存储器等多种存储工艺技术并存的现状，为系统级芯片提供单一存储工艺的完整解决方案。但是，STT-RAM作为通用存储器在技术上还存在一定的制约。首先，STT-RAM虽然具有非易失性、静态功耗极低，但它的写延迟和动态功耗都比较大，难以用做需要高速并频繁访问的嵌入式存储模块；而一些减小STT-RAM写延迟和功耗的技术方法又会造成 STT-RAM失去非易失性。其次，STT-RAM的读写延迟不一致，这与传统静态随机存储器的读写不同，给存储架构的设计带来新的挑战。因此，仅采用相同的电路和结构来设计STT-RAM， 难以满足系统级芯片对存储特性的多样性需求，无法实现使STT-RAM成为系统级芯片中通用存储器技术的目标。通常的电子与芯片系统的存储结构有多种不同的存储特性需求，是由多种不同工艺技术的存储器共同组成的多样性存储系统，它通常包括静态随机存储器(Static Random Access Memory, SRAM)、动态随机存储器(Dynamic Random Access Memory, DRAM)禾口闪存存储器(NOR或NAND Flash Memory)三大类存储器。其中 静态随机存储器具有存储速度快和可片上集成的优点，主要作为嵌入式存储器为运算处理单元提供可高速访问的存储单元。但由于静态随机存储器存储密度低且漏电功耗大，已逐渐成为系统级芯片设计的主要瓶颈。 动态随机存储器具有存储密度高和访问速度较快的优点，主要作为外部存储器为运算处理单元提供大容量的运行数据空间。但动态随机存储器需要不断的刷新以保持数据不丢失，能量耗费大。
闪存存储器具有存储密度高和非易失性的优点，主要作为程序或数据存储器使用，为芯片提供大容量掉电不丢失的数据存储空间。但闪存存储器编程控制复杂，且存取速度慢，为系统芯片设计带来一定的复杂度。加工工艺完全不同的多种存储器芯片在给电子系统带来了额外的封装与系统集成耗费的同时，也成为系统性能提升的主要技术制约。尽管STT-RAM作为一种具有通用特征的存储器技术有望为系统级芯片提供完整的存储解决方案，但是采用传统同构设计策略的STT-RAM难以满足系统级芯片对存储的多样性要求。因此，在相同的存储工艺基础上，设计存储特性不同的STT-RAM对系统级芯片有非常重要的意义。
发明内容
本发明的目的在于提出一种异构设计策略，在单一的存储工艺下使STT-RAM能灵活满足系统级芯片对存储的多样性需求，即能同时满足运算处理单元对高速、低功耗、大容量和非易失性存储的要求，并能在此基础上能进一步优化STT-RAM存储系统的性能与硬件耗费。为了实现上述任务，本发明采取一种异构的设计策略在不改变STT-RAM工艺流程的条件下，采用不同的结构和电路来设计存储特性完全不同的STT-RAM存储模块，来分别满足运算处理单元多样的存储需求。从而实现仅采用STT-RAM技术就能满足系统级芯片的需求，减少存储芯片的使用，增加系统级芯片片上集成的存储器容量，进一步优化 STT-RAM的性能与硬件耗费。实现该异构设计策略的具体方法主要包括 在同一芯片设计中，在STT-RAM存储单元中选择不同的控制nMOS晶体管大小， 从而使同一芯片中的STT-RAM具备不同的读延迟和写延迟比例。增大nMOS晶体管可减小 STT-RAM的写延迟同时增加读延迟；减小nMOS晶体管可减小STT-RAM的读延迟同时增加写延迟。 在同一芯片设计中，在STT-RAM存储单元中选择不同的磁通道结自由层面积， 从而使同一芯片中的STT-RAM单元同时具备易失性和非易失性。对于非易失性的STT-RAM， 其写速度慢且能耗大，但可保存数据；对于易失性的STT-RAM，其写速度快且能耗低，但数据会随时间而丢失，需要不断的刷新操作来保持数据完整性。 在同一芯片设计中，对STT-RAM存储阵列选择不同的阵列大小，从而使同一芯片中的STT-RAM阵列同时具备不同的延迟水平和存储密度。增大STT-RAM阵列，将同时增加STT-RAM阵列的读写延迟，但会获得更高的存储密度；减小STT-RAM阵列，将同时减少 STT-RAM阵列的读写延迟，但也会减小STT-RAM的存储密度。通过采用上述的异构设计策略与三种实现方法，可实现在系统级芯片上采用相同 STT-RAM工艺设计存储特性相异的STT-RAM存储阵列。从而使多种存储特性不同的STT-RAM 存储阵列集成于同一颗芯片上，以充分满足系统级芯片对存储模块要求的多样性。与已有技术相比，本发明的技术优势与效果体现在1.在不改变制造工艺的前提下，通过异构设计实现多种存储特性不同的STT-RAM 存储阵列在同一芯片中集成，可满足系统级芯片或高性能处理器对存储的多样性需求。2.在满足系统级芯片的存储多样性需求的条件下，本发明的STT-RAM解决方案可为系统提供高速、低功耗和非易失性的存储结构，充分发挥STT-RAM多方面的技术优势。
3.本发明的STT-RAM解决方案可改变传统存储系统需要多种存储工艺和多个芯片集成的现状，显著减少电子系统的封装和板级硬件耗费，进一步有利于系统的小型化与便携设计。
图1为STT-RAM单元结构和STT-RAM单元异构设计方法示意图。图2为STT-RAM阵列异构设计方法示意图。图3为采用传统存储技术的智能手机存储系统示意。图4为采用STT-RAM异构设计策略的智能手机存储系统示意图。图5为采用STT-RAM异构设计策略的STT-RAM与静态随机存储器混合的智能手机存储系统示意图。
具体实施例方式以下结合附图和实施例对本发明作进一步的详细说明。图1所示是STT-RAM的存储单元结构。通常，每个STT-RAM存储单元由一个磁通道结(Magnetic Tunneling Junction,MTJ)和一个控制nMOS晶体管组成。而磁通道结是由上下两层铁磁层和中间的氧化层组成。其中一层铁磁层的磁场方向可以在电流的作用下发生改变，被称作自由层。而另一层的铁磁层的磁场方向固定不变，被称作固定层。在STT-RAM 存储单元级别上，本发明提出两种异构设计方法。1.通过减小磁通道结自由层的面积，可减小磁通道结写延迟和能耗，但会使磁通道结成为易失性存储介质。因此，可以在不改变制造工艺的基础上，通过改变磁通道结自由层的面积，使易失性和非易失性的STT-RAM都集成于同一芯片中。2.通过增大nMOS晶体管，可提高STT-RAM单元的写速度，但会同时降低读速度。 因此，可以在不改变制造工艺的基础上，通过改变nMOS晶体管的大小，使不同读写速度的 STT-RAM都集成于同一芯片中。图2所示是STT-RAM阵列异构设计方法。通过调整每个STT-RAM阵列的大小可以改变STT-RAM的读写访问速度。当减小STT-RAM阵列大小时，STT-RAM的读写延迟也相应减小，但会因为降低了外设电路的复用性而降低STT-RAM的存储密度。因此，可以在不改变制造工艺的基础上，通过改变STT-RAM阵列的大小，使不同存储密度和访问速度的STT-RAM 都集成于同一芯片上。以下以智能手机系统为例，解释本发明的具体实施方式
。图3所示为智能手机系统中的存储器解决方案。智能手机系统主要包括基带处理器、应用处理器和媒体处理器三个部件。而智能手机系统的存储架构是由多种工艺不同的存储技术组成的。其中 基带处理器内部集成嵌入式的静态随机存储器，外部使用了非易失性的NOR闪存存储器和易失性的伪静态随机存储器(Pseudo SRAM)。 应用处理器内部集成嵌入式的静态随机存储器作为高速缓存或寄存器，外部使用了 NOR闪存存储器、NAND闪存存储器和低功耗双倍数据率同步动态随机存储器(DDR SDRAM)。
媒体处理器内部集成嵌入式静态随机存储器作为高速缓存或寄存器，外部使用了低功耗双倍数据率同步动态随机存储器作为视频图像处理的帧存储。因此，智能手机的存储系统是有着多种不同的存储特性需求、由多种存储技术共同组成的多样性系统，它包括了静态随机存储器(SRAM)、动态随机存储器(DRAM和PSRAM) 和闪存存储器(NOR和NAND)三大类存储器。智能手机系统中的多种存储器技术共存的现状一方面有效的满足运算处理单元不同的存储需求，而另一方面也给系统的设计带来难度。多种存储芯片显著增加了系统板级成本，阻碍了产品的小型化。同时，新采用的系统级封装(System in Package, SiP)和多芯片封装(Multiple Chip I^ckag^MCP)等高级封装技术在提高系统成本的同时也降低了整个系统的良率。图4所示为采用本发明提出的STT-RAM异构设计策略与方法的智能手机存储系统示意图。示例中，通过异构设计方法实现的STT-RAM主要分为三类1.第一类采取的技术方法是调节nMOS的大小使读写延迟平衡，选择小阵列实现读写短延迟，减小磁通道结的自由层面积以减小写延迟和写能耗但使STT-RAM变成易失性存储器件。这类STT-RAM适合高速频繁的访问，但无法保存数据，适合于替换芯片原有的静态存储器单元。2.第二类采取的技术方法是调节nMOS的大小使读写延迟平衡，选择大阵列实现较高的存储密度，调节磁通道结的自由层面积保证STT-RAM的非易失性。这类STT-RAM适合较频繁的访问，适合于替换芯片原有的外存和帧存储(动态随机存储器)，同时可以提供掉电不丢失数据的特性，适合快速热启动。3.第三类采取的技术方法是调节nMOS的大小使STT-RAM读速度快而写速度较慢，采用非常大的阵列使STT-RAM具有高存储密度，保证STT-RAM的非易失性。这类STT-RAM 适合于存储较少更新的代码或参数数据，可用来代替NOR闪存和一部分的NAND闪存的作用。对于芯片内部分运算处理模块对访问速度要求很高的情况，本发明提出的异构 STT-RAM设计还可以与静态随机存储器组合为系统级芯片提供嵌入式存储器的解决方案。 该方案如图5所示。通过异构设计策略与方法，STT-RAM使单一工艺的存储技术实现了多种不同的存储特性，满足了智能手机系统级芯片对存储系统的多样性需求，更使智能手机的具备了极低漏电功耗和快速热启动功能。同时，由于STT-RAM使不同存储特性的器件都集成于一颗芯片，采用STT-RAM技术的手机将显著减少封装、测试和板级设计的成本，进一步促进智能手机的小型与便携化。
权利要求
1.一种嵌入式STT-RAM存储器的异构设计方法，其特征在于在不改变STT-RAM工艺流程的条件下，采用不同的结构和/或电路来设计存储特性不同的STT-RAM存储器；根据运算处理模块的存储需求将上述存储特性不同的STT-RAM存储器集成在同一颗芯片中。
2.根据权利要求1所述方法，其特征在于通过改变所述STT-RAM的存储单元内磁通道结自由层的面积和/或nMOS晶体管的大小来设计存储特性不同的STT-RAM存储器。
3.根据权利要求1或2所述方法，其特征在于通过改变所述STT-RAM的存储阵列的大小来设计存储特性不同的STT-RAM存储器。
4.根据权利要求2所述方法，其特征在于通过增大nMOS晶体管以减小存储单元的写延迟；减小nMOS晶体管以减小STT-RAM存储单元的读延迟。
5.根据权利要求2所述方法，其特征在于通过减小磁通道结自由层的面积，以减小存储单元的写延迟和能耗；增大磁通道结自由层的面积，以使STT-RAM具有非易失性。
6.根据权利要求3所述方法，其特征在于通过增大所述STT-RAM存储阵列，以获得更高的存储密度；减小所述STT-RAM存储阵列，以减少读写延迟。
7.根据权利要求1-6任一项所述方法设计制造的STT-RAM存储器芯片或集成STT-RAM 存储器的芯片。
8.一种电子设备，其特征在于，使用权利要求7所述STT-RAM存储器芯片或集成 STT-RAM存储器的芯片。
9.根据权利要求8所述的电子设备，其特征在于所述电子设备还包括与所述STT-RAM 存储器结合使用的其他存储器。
10.根据权利要求8或9所述的电子设备，其特征在于该电子设备为智能手机。
全文摘要
一种优化嵌入式自旋力矩转移随机存储器性能与硬件耗费的异构设计方法，通过改变自旋力矩转移随机存储器上存储单元磁通道结自由层的面积、nMOS晶体管的大小和存储器阵列的大小来改变自旋力矩转移随机存储器的存储特性，并将具有不同特性的存储模块集成于同一颗芯片内。本发明在不改变STT-RAM工艺流程的条件下，采用不同的结构和电路来设计存储特性完全不同的STT-RAM模块，以分别满足运算处理单元多样的存储需求。从而实现仅采用STT-RAM技术就能满足系统级芯片的需求，减少存储芯片的使用，增加系统级芯片片上集成的存储器容量，进一步优化STT-RAM的性能与硬件耗费。
文档编号H01L43/12GK102569643SQ20111044878
公开日2012年7月11日 申请日期2011年12月28日 优先权日2011年12月28日
发明者孙宏滨, 张彤, 郑南宁, 闽泰 申请人:西安交通大学