专利名称：具电感的芯片封装用积层式基板的制作方法
技术领域：
本实用新型涉及半导体芯片封装用的基板，特别是一种由多层导磁材料叠置而且其内部布设有电感线圈的半导体芯片封装用基板。
背景技术：
常用的半导体芯片封装用基板一般均是由非导磁材料，例如塑料混合玻璃纤维或陶瓷等所制成，因此当该封装需要电感，例如电力式的半导体芯片(Power IC)时，必须另外附加，因此造成体积庞大，无法适应目前电子设备必须轻薄短小的需求。
实用新型内容本实用新型的主要目的是提供一种改良基板，该基板不仅适用于电力半导体芯片封装而且符合现时轻薄化半导体芯片封装的需求。依据本实用新型的半导体芯片封装用基板，包含有一由多个导磁片积叠而成的板体，以及一布设于该板体内的电感线圈。一种具电感的芯片封装用积层式基板，其包含有一板体，具有多个积叠而成的导磁片；一布设于该板体内的电感线圈；该电感线圈包含有一第一导电线圈，一第二导电线圈，以及一电性连接各该导电线圈的第一导电回路；该第一导电线圈布设于该板体的一上导磁片的一表面上，该第二导电线圈布设于与该上导磁片相邻的该板体的一下导磁片上； 该第一导电回路具有布设在该导磁片预定部位的一第一通孔内，以及一充填于该第一通孔内的导电材；该基板还包含有一顶面，一底面，该顶面上布设有多个第一电气连接垫；该底面上布设有多个第二电气连接垫；以及一第二导电回用以电性连接各该第一电气连接垫与各该第二电气连接垫。所述的积层式基板，其中，该基板的顶面上设有该电感线圈的一输出端及一输入端。所述的积层式基板，其中，该第二导电回路具有一设于各第一电性连接垫与各第二电性连接垫间的第二通孔以及一装填于该通孔内的导电材。所述的积层式基板，其中，该顶面为该板体的上表面。所述的积层式基板，其中，该顶面为一贴附于该板体上表面的独立片体的上表面。所述的积层式基板，其中，该底面为该板体的底表面。所述的积层式基板，其中，该底面为一贴附于该板体底表面的独立片体的底表面。一种半导体芯片封装，其包含有一基板；该基板包含有一由多个导磁片积叠而成的板体；一布设于该板体内的电感线圈；该电感线圈包含有一第一导电线圈，一第二导电线圈，以及一连接各该导电线圈的第一导电回路；该第一导电线圈布设于该板体的一上导磁片的一表面上，该第二导电线圈布设于与该上导磁片相邻的该板体的一下导磁片上； 该导电回路充填于布设在该上导磁片预定部位的一第一通孔内，以形成该电感线圈；一顶面，其上布设有多个第一电气连接垫；一底面，其上布设有多个第二电气连接垫；各该第一电气连接垫与各该第二电气连接垫通过一第二导电回路形成电气连接；一半导体芯片，贴附于该基板的顶面；多个导线电性连接该芯片与该基板上的各第一电气连接垫；以及一包覆层包覆于该基板的顶面以及该芯片。本实用新型的有益效果是，所提供的具电感的芯片封装用积层式基板，体积小，能够适应目前电子设备必须轻薄短小的需求。
以下，兹配合多个图式对本实用新型做进一步的说明，其中图1为一半导体芯片封装的立体图，其中具有本实用新型一较佳实施例的基板， 且该封装的包覆层以透明状来表示；图2为图1所示基板的板体的部份分解立体图[0018]图3为沿图13-3方向上的剖视图；[0019]图4为沿图14-4方向上的剖视图；[0020]图5为图1所示基板的上视图；以及[0021]图6为图1所示基板的底视图。[0022]主要元件符号说明[0023]半导体芯片封装10基板20[0024]顶面202 底面204[0025]板体22电感线圈M[0026]导电线圈242导电回路244[0027]输入端246输出端248[0028]导磁片26表面262[0029]通孔264导电膏266[0030]第二导电回路27第二通孔272[0031]导电材274电力半导体芯片30[0032]包覆层40第一电性连接垫50[0033]第二电性连接垫60导线70
具体实施方式
请参阅各图式，半导体芯片封装10包含有一基板20，一电力半导体芯片30，以及一包覆层40。其中为了清楚显示基板20的结构以及其它元件的相关位置，包覆层40以透明状来表示。基板20具有一板体22以及一布设于板体20上的电感线圈24。板体22具有多个由导磁材料制成的导磁片26。电感线圈M包含有多个导电线圈M2以及多个第一导电回路M4。于本实施例， 如图2所示，各导电线圈M2由导电膏以印刷或其它适当方式布设于各导磁片沈的一表面 262上，另外，各导磁片沈于导电线圈M2的一端分别设有一通孔沈4，各通孔沈4内分别充填导电膏266用以构成各第一导电回路M4。本实施例在制造上，是将具有前述结构的导磁片沈依序叠置并压结而形成一基
4层板，然后再将该基层板裁剪并烧结而得出板体22。而各导电线圈242分别经各第一导电回路M4的电性连接而构成螺旋状的电感线圈再，基板20还具有一顶面202以及一底面204。顶面202可以是板体22的上表面或者是一贴附于板体22上表面的独立片体的上表面。同样，底面202可以是板体22的底表面或者是一贴附于板体22底表面的独立片体的底表面。顶面202周边布设有多个第一电性连接垫50，底面204周边布设有多个第二电性连接垫60。各第一电性连接垫50与各第二电性连接垫60的布设方式可为四方形平面无引脚式(QFN，Quad Flat No leads)或栅格阵列式(LGA，Land Grid Array)。另外，电感线圈M更具有一输入端M6以及一输出端 2480 二者分别布设于基板20的顶面202上。各第一电性连接垫50通过一第二导电回路27与各第二电性连接垫60形成电性连接。于本实施例，第二导电回路27具有位于各第一电性连接垫50与各第二电性连接垫 60之间的第二通孔272以及一装填于各通孔272内的导电材274来使各第一电性连接垫 50分别与各第二电性连接垫60电性连接，如图3所示。当基板20用于封装时，如图1所示，首先将电力半导体芯片30贴附于基板20的顶面202，然后于芯片30的作用面302与各第一电性连接垫50布设多个导线70使二者电性连接，最后再以塑料模塑成型的方式于基板20顶面202形成包覆层40。
权利要求1.一种具电感的芯片封装用积层式基板，其特征在于包含有 一板体，具有多个积叠而成的导磁片；一布设于该板体内的电感线圈；该电感线圈包含有一第一导电线圈，一第二导电线圈，以及一电性连接各该导电线圈的第一导电回路；该第一导电线圈布设于该板体的一上导磁片的一表面上，该第二导电线圈布设于与该上导磁片相邻的该板体的一下导磁片上；该第一导电回路具有布设在该导磁片预定部位的一第一通孔内，以及一充填于该第一通孔内的导电材；该基板还包含有一顶面，一底面，该顶面上布设有多个第一电气连接垫；该底面上布设有多个第二电气连接垫；以及一第二导电回用以电性连接各该第一电气连接垫与各该第二电气连接垫。
2.如权利要求1所述的积层式基板，其特征在于，该基板的顶面上设有该电感线圈的一输出端及一输入端。
3.如权利要求1所述的积层式基板，其特征在于，该第二导电回路具有一设于各第一电性连接垫与各第二电性连接垫间的第二通孔以及一装填于该通孔内的导电材。
4.如权利要求1所述的积层式基板，其特征在于，该顶面为该板体的上表面。
5.如权利要求1所述的积层式基板，其特征在于，该顶面为一贴附于该板体上表面的独立片体的上表面。
6.如权利要求1所述的积层式基板，其特征在于，该底面为该板体的底表面。
7.如权利要求1所述的积层式基板，其特征在于，该底面为一贴附于该板体底表面的独立片体的底表面。
8.一种半导体芯片封装，其特征在于包含有 一基板；该基板包含有一由多个导磁片积叠而成的板体； 一布设于该板体内的电感线圈；该电感线圈包含有一第一导电线圈，一第二导电线圈，以及一连接各该导电线圈的第一导电回路；该第一导电线圈布设于该板体的一上导磁片的一表面上，该第二导电线圈布设于与该上导磁片相邻的该板体的一下导磁片上；该导电回路充填于布设在该上导磁片预定部位的一第一通孔内，以形成该电感线圈；一顶面，其上布设有多个第一电气连接垫； 一底面，其上布设有多个第二电气连接垫；各该第一电气连接垫与各该第二电气连接垫通过一第二导电回路形成电气连接； 一半导体芯片，贴附于该基板的顶面；多个导线电性连接该芯片与该基板上的各第一电气连接垫；以及一包覆层包覆于该基板的顶面以及该芯片。
专利摘要本实用新型公开了一种具电感的芯片封装用积层式基板，包含有一由多个导磁片积叠而成的板体，以及一布设于该板体内的电感线圈。该电感线圈包含有一第一导电线圈，一第二导电线圈，以及一连接各该导电线圈的第一导电回路。该第一导电线圈布设于该板体其中一上导磁片的一表面上，一第二导电线圈布设于一与该上导磁片相邻的下导磁片上。该第一导电回路包含有布设在各该导磁片预定部位的一第一通孔，以及一充填于该第一通孔内的导电材。该基板还包含有一顶面及一底面。该顶面上布设有多个第一电气连接垫。该底面上布设有多个第二电气连接垫。各该第一电气连接垫与各该第二电气连接垫分别形成电气连接。
文档编号H01L23/498GK201994278SQ20112002682
公开日2011年9月28日 申请日期2011年1月26日 优先权日2010年10月2日
发明者白金泉, 黄志恭 申请人:利顺精密科技股份有限公司